Branch data Line data Source code
1 : : ;; GCC machine description for MMX and 3dNOW! instructions
2 : : ;; Copyright (C) 2005-2025 Free Software Foundation, Inc.
3 : : ;;
4 : : ;; This file is part of GCC.
5 : : ;;
6 : : ;; GCC is free software; you can redistribute it and/or modify
7 : : ;; it under the terms of the GNU General Public License as published by
8 : : ;; the Free Software Foundation; either version 3, or (at your option)
9 : : ;; any later version.
10 : : ;;
11 : : ;; GCC is distributed in the hope that it will be useful,
12 : : ;; but WITHOUT ANY WARRANTY; without even the implied warranty of
13 : : ;; MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
14 : : ;; GNU General Public License for more details.
15 : : ;;
16 : : ;; You should have received a copy of the GNU General Public License
17 : : ;; along with GCC; see the file COPYING3. If not see
18 : : ;; <http://www.gnu.org/licenses/>.
19 : :
20 : : ;; The MMX and 3dNOW! patterns are in the same file because they use
21 : : ;; the same register file, and 3dNOW! adds a number of extensions to
22 : : ;; the base integer MMX isa.
23 : :
24 : : ;; Note! Except for the basic move instructions, *all* of these
25 : : ;; patterns are outside the normal optabs namespace. This is because
26 : : ;; use of these registers requires the insertion of emms or femms
27 : : ;; instructions to return to normal fpu mode. The compiler doesn't
28 : : ;; know how to do that itself, which means it's up to the user. Which
29 : : ;; means that we should never use any of these patterns except at the
30 : : ;; direction of the user via a builtin.
31 : :
32 : : (define_c_enum "unspec" [
33 : : UNSPEC_3DNOW
34 : :
35 : : UNSPEC_MOVNTQ
36 : : UNSPEC_PFRCP
37 : : UNSPEC_PFRCPIT1
38 : : UNSPEC_PFRCPIT2
39 : : UNSPEC_PFRSQRT
40 : : UNSPEC_PFRSQIT1
41 : : ])
42 : :
43 : : (define_c_enum "unspecv" [
44 : : UNSPECV_EMMS
45 : : UNSPECV_FEMMS
46 : : ])
47 : :
48 : : ;; 8 byte integral modes handled by MMX (and by extension, SSE)
49 : : (define_mode_iterator MMXMODEI [V8QI V4HI V2SI])
50 : 283 : (define_mode_iterator MMXMODEI8 [V8QI V4HI V2SI (V1DI "TARGET_SSE2")])
51 : 56 :
52 : : ;; All 8-byte vector modes handled by MMX
53 : : (define_mode_iterator MMXMODE [V8QI V4HI V2SI V1DI V2SF V4HF V4BF])
54 : 14508 : (define_mode_iterator MMXMODE124 [V8QI V4HI V2SI V2SF])
55 : 14508 :
56 : 14508 : ;; Mix-n-match
57 : : (define_mode_iterator MMXMODE12 [V8QI V4HI])
58 : 14508 : (define_mode_iterator MMXMODE14 [V8QI V2SI])
59 : : (define_mode_iterator MMXMODE24 [V4HI V2SI])
60 : : (define_mode_iterator MMXMODE248 [V4HI V2SI V1DI])
61 : :
62 : : ;; All 4-byte integer/float16 vector modes
63 : : (define_mode_iterator V_32 [V4QI V2HI V1SI V2HF V2BF])
64 : :
65 : : (define_mode_iterator V2FI_32 [V2HF V2BF V2HI])
66 : : (define_mode_iterator V4FI_64 [V4HF V4BF V4HI])
67 : : (define_mode_iterator V4F_64 [V4HF V4BF])
68 : : (define_mode_iterator V2F_32 [V2HF V2BF])
69 : : ;; 4-byte integer vector modes
70 : : (define_mode_iterator VI_32 [V4QI V2HI])
71 : :
72 : : ;; 8-byte and 4-byte HImode vector modes
73 : 107 : (define_mode_iterator VI2_32_64 [(V4HI "TARGET_MMX_WITH_SSE") V2HI])
74 : 7 :
75 : 100 : ;; 8-byte, 4-byte and 2-byte QImode vector modes
76 : 5 : (define_mode_iterator VI1_16_32_64 [(V8QI "TARGET_MMX_WITH_SSE") V4QI V2QI])
77 : 41 :
78 : 12 : ;; 4-byte and 2-byte integer vector modes
79 : 22 : (define_mode_iterator VI_16_32 [V4QI V2QI V2HI])
80 : 22 :
81 : 45 : ;; 4-byte and 2-byte QImode vector modes
82 : 6 : (define_mode_iterator VI1_16_32 [V4QI V2QI])
83 : 6 :
84 : 17 : ;; All 2-byte, 4-byte and 8-byte vector modes with more than 1 element
85 : : (define_mode_iterator V_16_32_64
86 : : [V2QI V4QI V2HI V2HF
87 : 1129 : (V8QI "TARGET_64BIT") (V4HI "TARGET_64BIT")
88 : 7762227 : (V4HF "TARGET_64BIT") (V4BF "TARGET_64BIT")
89 : 7744345 : (V2SI "TARGET_64BIT") (V2SF "TARGET_64BIT")])
90 : 8444418 :
91 : 31369723 : ;; V2S* modes
92 : 31369723 : (define_mode_iterator V2FI [V2SF V2SI])
93 : 49260870 :
94 : 76297980 : (define_mode_iterator V24FI [V2SF V2SI V4HF V4HI])
95 : 44869828 :
96 : 36623297 : (define_mode_iterator V248FI [V2SF V2SI V4HF V4BF V4HI V8QI])
97 : :
98 : : (define_mode_iterator V24FI_32 [V2HF V2BF V2HI V4QI])
99 : :
100 : : ;; Mapping from integer vector mode to mnemonic suffix
101 : : (define_mode_attr mmxvecsize
102 : : [(V8QI "b") (V4QI "b") (V2QI "b")
103 : : (V4HI "w") (V2HI "w") (V2SI "d") (V1DI "q")])
104 : :
105 : : ;; Mapping to same size integral mode.
106 : : (define_mode_attr mmxinsnmode
107 : : [(V8QI "DI") (V4QI "SI") (V2QI "HI")
108 : : (V4HI "DI") (V2HI "SI")
109 : : (V2SI "DI")
110 : : (V4HF "DI") (V2HF "SI")
111 : : (V4BF "DI") (V2BF "SI")
112 : : (V2SF "DI")])
113 : :
114 : : (define_mode_attr mmxdoublemode
115 : : [(V8QI "V8HI") (V4HI "V4SI")])
116 : :
117 : : (define_mode_attr mmxhalfmode
118 : : [(V4HI "V4QI") (V2HI "V2QI")])
119 : :
120 : : (define_mode_attr mmxbytemode
121 : : [(V4HI "V8QI") (V2HI "V4QI")])
122 : :
123 : : (define_mode_attr mmxhalfmodelower
124 : : [(V4HI "v4qi") (V2HI "v2qi")])
125 : :
126 : : ;; Mapping of vector float modes to an integer mode of the same size
127 : : (define_mode_attr mmxintvecmode
128 : : [(V2SF "V2SI") (V2SI "V2SI") (V4HI "V4HI") (V8QI "V8QI")
129 : : (V4HF "V4HI") (V2HF "V2HI") (V4BF "V4HI") (V2BF "V2HI")])
130 : :
131 : : (define_mode_attr mmxintvecmodelower
132 : : [(V2SF "v2si") (V2SI "v2si") (V4HI "v4hi") (V8QI "v8qi")
133 : : (V4HF "v4hi") (V2HF "v2hi")])
134 : :
135 : : ;; Mapping of vector modes to a vector mode of double size
136 : : (define_mode_attr mmxdoublevecmode
137 : : [(V2SF "V4SF") (V2SI "V4SI") (V4HF "V8HF") (V4HI "V8HI")
138 : : (V2HI "V4HI") (V2HF "V4HF") (V2BF "V4BF")])
139 : :
140 : : ;; Mapping of vector modes back to the scalar modes
141 : : (define_mode_attr mmxscalarmode
142 : : [(V2SI "SI") (V2SF "SF")
143 : : (V4HF "HF") (V4BF "BF")
144 : : (V2HF "HF") (V2BF "BF")
145 : : (V4HI "HI") (V2HI "HI")
146 : : (V8QI "QI")])
147 : :
148 : : (define_mode_attr mmxscalarmodelower
149 : : [(V2SI "si") (V2SF "sf")
150 : : (V4HF "hf") (V4BF "bf")
151 : : (V2HF "hf") (V2BF "bf")
152 : : (V4HI "hi") (V2HI "hi")
153 : : (V8QI "qi")])
154 : :
155 : : (define_mode_attr mmxscalarsize
156 : : [(V1DI "64")
157 : : (V2SI "32") (V2SF "32")
158 : : (V4HF "16") (V4BF "16")
159 : : (V2HF "16") (V2BF "16")
160 : : (V4HI "16") (V2HI "16")
161 : : (V8QI "8")])
162 : :
163 : : (define_mode_attr Yv_Yw
164 : : [(V8QI "Yw") (V4HI "Yw") (V2SI "Yv") (V1DI "Yv") (V2SF "Yv")])
165 : :
166 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
167 : : ;;
168 : : ;; Move patterns
169 : : ;;
170 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
171 : :
172 : : ;; All of these patterns are enabled for MMX as well as 3dNOW.
173 : : ;; This is essential for maintaining stable calling conventions.
174 : :
175 : : (define_expand "mov<mode>"
176 : : [(set (match_operand:MMXMODE 0 "nonimmediate_operand")
177 : : (match_operand:MMXMODE 1 "nonimm_or_0_operand"))]
178 : : "TARGET_MMX || TARGET_MMX_WITH_SSE"
179 : 473762 : {
180 : 473762 : ix86_expand_vector_move (<MODE>mode, operands);
181 : 473762 : DONE;
182 : : })
183 : :
184 : : (define_insn "*mov<mode>_internal"
185 : : [(set (match_operand:MMXMODE 0 "nonimmediate_operand"
186 : : "=r ,o ,r,r ,m ,?!y,!y,?!y,m ,r ,?!y,v,v,v,m,r,v,!y,*x")
187 : : (match_operand:MMXMODE 1 "nonimm_or_0_operand"
188 : : "rCo,rC,C,rm,rC,C ,!y,m ,?!y,?!y,r ,C,v,m,v,v,r,*x,!y"))]
189 : 62298959 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
190 : 71711305 : && !(MEM_P (operands[0]) && MEM_P (operands[1]))
191 : 71362939 : && ix86_hardreg_mov_ok (operands[0], operands[1])"
192 : 4082993 : {
193 : 24139072 : switch (get_attr_type (insn))
194 : 788954 : {
195 : 23907273 : case TYPE_MULTI:
196 : 13671302 : return "#";
197 : 9911196 :
198 : 23591315 : case TYPE_IMOV:
199 : 75149 : if (get_attr_mode (insn) == MODE_SI)
200 : : return "mov{l}\t{%1, %k0|%k0, %1}";
201 : : else
202 : 74701 : return "mov{q}\t{%1, %0|%0, %1}";
203 : :
204 : 0 : case TYPE_MMX:
205 : 0 : return "pxor\t%0, %0";
206 : :
207 : 545 : case TYPE_MMXMOV:
208 : : /* Handle broken assemblers that require movd instead of movq. */
209 : 545 : if (!HAVE_AS_IX86_INTERUNIT_MOVQ
210 : : && (GENERAL_REG_P (operands[0]) || GENERAL_REG_P (operands[1])))
211 : : return "movd\t{%1, %0|%0, %1}";
212 : 545 : return "movq\t{%1, %0|%0, %1}";
213 : :
214 : 147 : case TYPE_SSECVT:
215 : 147 : if (SSE_REG_P (operands[0]))
216 : : return "movq2dq\t{%1, %0|%0, %1}";
217 : : else
218 : 41 : return "movdq2q\t{%1, %0|%0, %1}";
219 : :
220 : 1625 : case TYPE_SSELOG1:
221 : 1625 : return standard_sse_constant_opcode (insn, operands);
222 : :
223 : 156989 : case TYPE_SSEMOV:
224 : 156989 : return ix86_output_ssemov (insn, operands);
225 : :
226 : 0 : default:
227 : 0 : gcc_unreachable ();
228 : : }
229 : : }
230 : : [(set (attr "isa")
231 : : (cond [(eq_attr "alternative" "0,1")
232 : : (const_string "nox64")
233 : 237660 : (eq_attr "alternative" "2,3,4,9,10")
234 : : (const_string "x64")
235 : : (eq_attr "alternative" "15,16")
236 : : (const_string "x64_sse2")
237 : : (eq_attr "alternative" "17,18")
238 : : (const_string "sse2")
239 : : ]
240 : : (const_string "*")))
241 : : (set (attr "type")
242 : : (cond [(eq_attr "alternative" "0,1")
243 : : (const_string "multi")
244 : : (eq_attr "alternative" "2,3,4")
245 : : (const_string "imov")
246 : : (eq_attr "alternative" "5")
247 : : (const_string "mmx")
248 : : (eq_attr "alternative" "6,7,8,9,10")
249 : : (const_string "mmxmov")
250 : : (eq_attr "alternative" "11")
251 : : (const_string "sselog1")
252 : : (eq_attr "alternative" "17,18")
253 : : (const_string "ssecvt")
254 : : ]
255 : : (const_string "ssemov")))
256 : : (set (attr "prefix_rex")
257 : : (if_then_else (eq_attr "alternative" "9,10,15,16")
258 : : (const_string "1")
259 : : (const_string "*")))
260 : : (set (attr "prefix")
261 : : (if_then_else (eq_attr "type" "sselog1,ssemov")
262 : : (const_string "maybe_vex")
263 : : (const_string "orig")))
264 : : (set (attr "prefix_data16")
265 : : (if_then_else
266 : : (and (eq_attr "type" "ssemov") (eq_attr "mode" "DI"))
267 : : (const_string "1")
268 : : (const_string "*")))
269 : : (set (attr "mode")
270 : : (cond [(eq_attr "alternative" "2")
271 : : (const_string "SI")
272 : : (eq_attr "alternative" "11,12")
273 : : (cond [(match_test "<MODE>mode == V2SFmode
274 : : || <MODE>mode == V4HFmode
275 : : || <MODE>mode == V4BFmode")
276 : : (const_string "V4SF")
277 : : (ior (not (match_test "TARGET_SSE2"))
278 : : (match_test "optimize_function_for_size_p (cfun)"))
279 : 39698 : (const_string "V4SF")
280 : : ]
281 : : (const_string "TI"))
282 : :
283 : : (and (eq_attr "alternative" "13")
284 : 1617048 : (ior (ior (and (match_test "<MODE>mode == V2SFmode")
285 : : (not (match_test "TARGET_MMX_WITH_SSE")))
286 : : (not (match_test "TARGET_SSE2")))
287 : : (match_test "<MODE>mode == V4HFmode
288 : : || <MODE>mode == V4BFmode")))
289 : : (const_string "V2SF")
290 : :
291 : : (and (eq_attr "alternative" "14")
292 : 5398695 : (ior (ior (match_test "<MODE>mode == V2SFmode")
293 : : (not (match_test "TARGET_SSE2")))
294 : : (match_test "<MODE>mode == V4HFmode
295 : : || <MODE>mode == V4BFmode")))
296 : : (const_string "V2SF")
297 : 5621845 : ]
298 : 5621845 : (const_string "DI")))
299 : 5621845 : (set (attr "preferred_for_speed")
300 : : (cond [(eq_attr "alternative" "9,15")
301 : 14747 : (symbol_ref "TARGET_INTER_UNIT_MOVES_FROM_VEC")
302 : : (eq_attr "alternative" "10,16")
303 : 5479309 : (symbol_ref "TARGET_INTER_UNIT_MOVES_TO_VEC")
304 : : ]
305 : 263164 : (symbol_ref "true")))])
306 : :
307 : : (define_split
308 : : [(set (match_operand:MMXMODE 0 "nonimmediate_gr_operand")
309 : : (match_operand:MMXMODE 1 "nonimmediate_gr_operand"))]
310 : 78899 : "!TARGET_64BIT && reload_completed"
311 : 66426 : [(const_int 0)]
312 : 66426 : "ix86_split_long_move (operands); DONE;")
313 : :
314 : 806687 : (define_split
315 : 806687 : [(set (match_operand:MMXMODE 0 "nonimmediate_gr_operand")
316 : 553647 : (match_operand:MMXMODE 1 "const0_operand"))]
317 : 1013101 : "!TARGET_64BIT && reload_completed"
318 : 17172 : [(const_int 0)]
319 : 62863 : "ix86_split_long_move (operands); DONE;")
320 : 40675 :
321 : 70151 : (define_expand "movmisalign<mode>"
322 : 1095 : [(set (match_operand:MMXMODE 0 "nonimmediate_operand")
323 : 5804 : (match_operand:MMXMODE 1 "nonimmediate_operand"))]
324 : 18832 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
325 : 122896 : {
326 : 131138 : ix86_expand_vector_move (<MODE>mode, operands);
327 : 117963 : DONE;
328 : 17076 : })
329 : :
330 : 140020 : (define_expand "mov<mode>"
331 : : [(set (match_operand:V_32 0 "nonimmediate_operand")
332 : 140020 : (match_operand:V_32 1 "nonimmediate_operand"))]
333 : 140020 : ""
334 : 154197 : {
335 : 41167 : ix86_expand_vector_move (<MODE>mode, operands);
336 : 41167 : DONE;
337 : : })
338 : :
339 : : (define_insn "*mov<mode>_internal"
340 : 14015 : [(set (match_operand:V_32 0 "nonimmediate_operand"
341 : 15888 : "=r ,m ,v,v,v,m,r,v")
342 : 14015 : (match_operand:V_32 1 "general_operand"
343 : 29903 : "rmC,rC,C,v,m,v,v,r"))]
344 : 9941803 : "!(MEM_P (operands[0]) && MEM_P (operands[1]))
345 : 40129154 : && ix86_hardreg_mov_ok (operands[0], operands[1])"
346 : 18080 : {
347 : 18609257 : switch (get_attr_type (insn))
348 : 11190158 : {
349 : 7401019 : case TYPE_IMOV:
350 : 11189975 : return "mov{l}\t{%1, %0|%0, %1}";
351 : 3 :
352 : 11190098 : case TYPE_SSELOG1:
353 : 123 : return standard_sse_constant_opcode (insn, operands);
354 : 12027 :
355 : 6822 : case TYPE_SSEMOV:
356 : 6822 : return ix86_output_ssemov (insn, operands);
357 : :
358 : 0 : default:
359 : 0 : gcc_unreachable ();
360 : : }
361 : : }
362 : : [(set (attr "isa")
363 : : (cond [(eq_attr "alternative" "6,7")
364 : : (const_string "sse2")
365 : 5252 : ]
366 : : (const_string "*")))
367 : : (set (attr "type")
368 : : (cond [(eq_attr "alternative" "2")
369 : : (const_string "sselog1")
370 : : (eq_attr "alternative" "3,4,5,6,7")
371 : : (const_string "ssemov")
372 : : ]
373 : : (const_string "imov")))
374 : : (set (attr "prefix")
375 : : (if_then_else (eq_attr "type" "sselog1,ssemov")
376 : : (const_string "maybe_vex")
377 : : (const_string "orig")))
378 : : (set (attr "prefix_data16")
379 : : (if_then_else (and (eq_attr "type" "ssemov") (eq_attr "mode" "SI"))
380 : : (const_string "1")
381 : : (const_string "*")))
382 : : (set (attr "mode")
383 : : (cond [(eq_attr "alternative" "2,3")
384 : : (cond [(match_test "<MODE>mode == V2HFmode
385 : 119202 : || <MODE>mode == V2BFmode")
386 : : (const_string "V4SF")
387 : : (match_test "TARGET_AVX")
388 : : (const_string "TI")
389 : 21917 : (ior (not (match_test "TARGET_SSE2"))
390 : 11978 : (match_test "optimize_function_for_size_p (cfun)"))
391 : : (const_string "V4SF")
392 : : ]
393 : : (const_string "TI"))
394 : :
395 : : (and (eq_attr "alternative" "4,5")
396 : : (ior (match_test "<MODE>mode == V2HFmode
397 : : || <MODE>mode == V2BFmode")
398 : : (not (match_test "TARGET_SSE2"))))
399 : : (const_string "SF")
400 : : ]
401 : : (const_string "SI")))
402 : : (set (attr "preferred_for_speed")
403 : : (cond [(eq_attr "alternative" "6")
404 : : (symbol_ref "TARGET_INTER_UNIT_MOVES_FROM_VEC")
405 : : (eq_attr "alternative" "7")
406 : : (symbol_ref "TARGET_INTER_UNIT_MOVES_TO_VEC")
407 : : ]
408 : : (symbol_ref "true")))])
409 : :
410 : : ;; 16-bit, 32-bit and 64-bit constant vector stores. After reload,
411 : : ;; convert them to immediate integer stores.
412 : : (define_insn_and_split "*mov<mode>_imm"
413 : : [(set (match_operand:V_16_32_64 0 "memory_operand" "=m")
414 : : (match_operand:V_16_32_64 1 "x86_64_const_vector_operand" "i"))]
415 : : ""
416 : : "#"
417 : 24460 : "&& reload_completed"
418 : 27915 : [(set (match_dup 0) (match_dup 1))]
419 : 27915 : {
420 : 27915 : HOST_WIDE_INT val = ix86_convert_const_vector_to_integer (operands[1],
421 : 92748 : <MODE>mode);
422 : 120663 : operands[1] = GEN_INT (val);
423 : 115764 : operands[0] = lowpart_subreg (<mmxinsnmode>mode, operands[0], <MODE>mode);
424 : 179130 : })
425 : :
426 : 9271517 : ;; For TARGET_64BIT we always round up to 8 bytes.
427 : 9299432 : (define_insn "*push<mode>2_rex64"
428 : 9271517 : [(set (match_operand:V_32 0 "push_operand" "=X,X")
429 : : (match_operand:V_32 1 "nonmemory_no_elim_operand" "rC,*v"))]
430 : 27918 : "TARGET_64BIT"
431 : 18578964 : "@
432 : 422250 : push{q}\t%q1
433 : 422250 : #"
434 : 59217106 : [(set_attr "type" "push,multi")
435 : 58794856 : (set_attr "mode" "DI")])
436 : 43994696 :
437 : 78721599 : (define_split
438 : 12991780 : [(set (match_operand:V_32 0 "push_operand")
439 : 9289935 : (match_operand:V_32 1 "sse_reg_operand"))]
440 : 12991780 : "TARGET_64BIT && TARGET_SSE && reload_completed"
441 : : [(set (reg:P SP_REG) (plus:P (reg:P SP_REG) (match_dup 2)))
442 : : (set (match_dup 0) (match_dup 1))]
443 : 0 : {
444 : 51517 : operands[2] = GEN_INT (-PUSH_ROUNDING (GET_MODE_SIZE (<V_32:MODE>mode)));
445 : 51517 : /* Preserve memory attributes. */
446 : 51517 : operands[0] = replace_equiv_address (operands[0], stack_pointer_rtx);
447 : 51517 : })
448 : :
449 : 118 : (define_expand "movmisalign<mode>"
450 : 118 : [(set (match_operand:V_32 0 "nonimmediate_operand")
451 : : (match_operand:V_32 1 "nonimmediate_operand"))]
452 : : ""
453 : 8167 : {
454 : 8167 : ix86_expand_vector_move (<MODE>mode, operands);
455 : 8167 : DONE;
456 : : })
457 : :
458 : : (define_expand "movv2qi"
459 : : [(set (match_operand:V2QI 0 "nonimmediate_operand")
460 : 65635 : (match_operand:V2QI 1 "nonimmediate_operand"))]
461 : 0 : ""
462 : 106035 : {
463 : 65635 : ix86_expand_vector_move (V2QImode, operands);
464 : 65635 : DONE;
465 : 0 : })
466 : :
467 : : (define_insn "*movv2qi_internal"
468 : 546 : [(set (match_operand:V2QI 0 "nonimmediate_operand"
469 : : "=r,r,r,m ,v,v,v,jm,m,r,v")
470 : 546 : (match_operand:V2QI 1 "general_operand"
471 : 546 : "r ,C,m,rC,C,v,m,x,v,v,r"))]
472 : 8227122 : "!(MEM_P (operands[0]) && MEM_P (operands[1]))"
473 : 11978 : {
474 : 3779020 : switch (get_attr_type (insn))
475 : 3767042 : {
476 : 3773701 : case TYPE_IMOV:
477 : 6659 : if (get_attr_mode (insn) == MODE_SI)
478 : 10 : return "mov{l}\t{%k1, %k0|%k0, %k1}";
479 : 4257770 : else
480 : 4264269 : return "mov{w}\t{%1, %0|%0, %1}";
481 : 1766302 :
482 : 4359858 : case TYPE_IMOVX:
483 : : /* movzwl is faster than movw on p2 due to partial word stalls,
484 : : though not as fast as an aligned movl. */
485 : : return "movz{wl|x}\t{%1, %k0|%k0, %1}";
486 : :
487 : 365 : case TYPE_SSELOG1:
488 : 365 : if (satisfies_constraint_C (operands[1]))
489 : 44 : return standard_sse_constant_opcode (insn, operands);
490 : :
491 : 321 : if (SSE_REG_P (operands[0]))
492 : : return "%vpinsrw\t{$0, %1, %d0|%d0, %1, 0}";
493 : : else
494 : 12 : return "%vpextrw\t{$0, %1, %0|%0, %1, 0}";
495 : :
496 : 383 : case TYPE_SSEMOV:
497 : 383 : return ix86_output_ssemov (insn, operands);
498 : :
499 : 0 : default:
500 : 0 : gcc_unreachable ();
501 : : }
502 : : }
503 : : [(set (attr "isa")
504 : : (cond [(eq_attr "alternative" "6,9,10")
505 : : (const_string "sse2")
506 : 0 : (eq_attr "alternative" "7")
507 : : (const_string "sse4_noavx")
508 : : (eq_attr "alternative" "8")
509 : : (const_string "avx")
510 : : ]
511 : : (const_string "*")))
512 : : (set (attr "addr")
513 : : (if_then_else (eq_attr "alternative" "7")
514 : : (const_string "gpr16")
515 : : (const_string "*")))
516 : : (set (attr "type")
517 : : (cond [(eq_attr "alternative" "6,7,8")
518 : : (if_then_else (match_test "TARGET_AVX512FP16")
519 : : (const_string "ssemov")
520 : : (const_string "sselog1"))
521 : : (eq_attr "alternative" "4")
522 : : (const_string "sselog1")
523 : : (eq_attr "alternative" "5,9,10")
524 : : (const_string "ssemov")
525 : : (match_test "optimize_function_for_size_p (cfun)")
526 : : (const_string "imov")
527 : : (and (eq_attr "alternative" "0")
528 : : (ior (not (match_test "TARGET_PARTIAL_REG_STALL"))
529 : 0 : (not (match_test "TARGET_HIMODE_MATH"))))
530 : : (const_string "imov")
531 : : (and (eq_attr "alternative" "1,2")
532 : : (match_operand:V2QI 1 "aligned_operand"))
533 : 22767886 : (const_string "imov")
534 : 110614201 : (and (match_test "TARGET_MOVX")
535 : : (eq_attr "alternative" "0,2"))
536 : : (const_string "imovx")
537 : 17841207 : ]
538 : 27681831 : (const_string "imov")))
539 : 27681831 : (set (attr "prefix")
540 : 27728601 : (cond [(eq_attr "alternative" "4,5,6,7,8,9,10")
541 : : (const_string "maybe_evex")
542 : 0 : ]
543 : 136364791 : (const_string "orig")))
544 : 126018871 : (set (attr "mode")
545 : 98417920 : (cond [(eq_attr "alternative" "6,7,8")
546 : 67513 : (if_then_else (match_test "TARGET_AVX512FP16")
547 : 49733 : (const_string "HI")
548 : 9162129 : (const_string "TI"))
549 : 97863501 : (eq_attr "alternative" "9,10")
550 : 17780 : (if_then_else (match_test "TARGET_AVX512FP16")
551 : 37897138 : (const_string "HI")
552 : 37897138 : (const_string "SI"))
553 : 97846999 : (eq_attr "alternative" "4")
554 : 37897138 : (cond [(match_test "TARGET_AVX")
555 : 37363 : (const_string "TI")
556 : 37897138 : (ior (not (match_test "TARGET_SSE2"))
557 : 132452649 : (match_test "optimize_function_for_size_p (cfun)"))
558 : : (const_string "V4SF")
559 : 5158735 : ]
560 : 5158735 : (const_string "TI"))
561 : 5158735 : (eq_attr "alternative" "5")
562 : : (cond [(match_test "TARGET_AVX512FP16")
563 : : (const_string "HF")
564 : : (match_test "TARGET_AVX")
565 : : (const_string "TI")
566 : 76 : (ior (not (match_test "TARGET_SSE2"))
567 : 76 : (match_test "optimize_function_for_size_p (cfun)"))
568 : 76 : (const_string "V4SF")
569 : : ]
570 : 25659571 : (const_string "TI"))
571 : 25659571 : (eq_attr "type" "imovx")
572 : 25659571 : (const_string "SI")
573 : : (and (eq_attr "alternative" "1,2")
574 : : (match_operand:V2QI 1 "aligned_operand"))
575 : : (const_string "SI")
576 : 25086490 : (and (eq_attr "alternative" "0")
577 : 6653 : (ior (not (match_test "TARGET_PARTIAL_REG_STALL"))
578 : 6653 : (not (match_test "TARGET_HIMODE_MATH"))))
579 : 6653 : (const_string "SI")
580 : 25093143 : ]
581 : : (const_string "HI")))
582 : : (set (attr "preferred_for_speed")
583 : : (cond [(eq_attr "alternative" "9")
584 : 24218475 : (symbol_ref "TARGET_INTER_UNIT_MOVES_FROM_VEC")
585 : : (eq_attr "alternative" "10")
586 : : (symbol_ref "TARGET_INTER_UNIT_MOVES_TO_VEC")
587 : : ]
588 : : (symbol_ref "true")))])
589 : 7454 :
590 : 7454 : ;; We always round up to UNITS_PER_WORD bytes.
591 : 7454 : (define_insn "*pushv2qi2"
592 : : [(set (match_operand:V2QI 0 "push_operand" "=X,X")
593 : 27710754 : (match_operand:V2QI 1 "nonmemory_no_elim_operand" "rC,v"))]
594 : 27710754 : ""
595 : 27718208 : "* return TARGET_64BIT ? \"push{q}\t%q1\" : \"push{l}\t%k1\";
596 : : #"
597 : : [(set_attr "isa" "*,sse4")
598 : : (set_attr "type" "push,multi")
599 : 27425615 : (set (attr "mode")
600 : : (cond [(eq_attr "alternative" "0")
601 : : (if_then_else (match_test "TARGET_64BIT")
602 : : (const_string "DI")
603 : 25795073 : (const_string "SI"))
604 : 13016 : (eq_attr "alternative" "1")
605 : 13016 : (if_then_else (match_test "TARGET_AVX512FP16")
606 : 13016 : (const_string "HI")
607 : 21917348 : (const_string "TI"))
608 : : ]
609 : : (const_string "HI")))])
610 : 463 :
611 : : (define_split
612 : : [(set (match_operand:V2QI 0 "push_operand")
613 : : (match_operand:V2QI 1 "sse_reg_operand"))]
614 : 0 : "TARGET_SSE4_1 && reload_completed"
615 : : [(set (reg:P SP_REG) (plus:P (reg:P SP_REG) (match_dup 2)))
616 : 1463172 : (set (match_dup 0) (match_dup 1))]
617 : 1463172 : {
618 : 1463172 : operands[2] = GEN_INT (-PUSH_ROUNDING (GET_MODE_SIZE (V2QImode)));
619 : 1463172 : /* Preserve memory attributes. */
620 : 0 : operands[0] = replace_equiv_address (operands[0], stack_pointer_rtx);
621 : : })
622 : :
623 : 1450419 : (define_expand "movmisalignv2qi"
624 : 0 : [(set (match_operand:V2QI 0 "nonimmediate_operand")
625 : : (match_operand:V2QI 1 "nonimmediate_operand"))]
626 : : ""
627 : 1111952 : {
628 : 5695 : ix86_expand_vector_move (V2QImode, operands);
629 : 783788 : DONE;
630 : : })
631 : :
632 : : (define_insn "sse_movntq"
633 : : [(set (match_operand:DI 0 "memory_operand" "=m,m")
634 : 292 : (unspec:DI [(match_operand:DI 1 "register_operand" "y,r")]
635 : 37023 : UNSPEC_MOVNTQ))]
636 : 37377 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
637 : 37315 : && (TARGET_SSE || TARGET_3DNOW_A)"
638 : 37315 : "@
639 : 37023 : movntq\t{%1, %0|%0, %1}
640 : 37023 : movnti\t{%1, %0|%0, %1}"
641 : 38047 : [(set_attr "isa" "*,x64")
642 : 38047 : (set_attr "mmx_isa" "native,*")
643 : 37049 : (set_attr "type" "mmxmov,ssemov")
644 : 37314 : (set_attr "mode" "DI")])
645 : 37340 :
646 : 0 : (define_expand "movq_<mode>_to_sse"
647 : 26 : [(set (match_operand:<mmxdoublevecmode> 0 "register_operand")
648 : : (vec_concat:<mmxdoublevecmode>
649 : : (match_operand:V24FI 1 "nonimmediate_operand")
650 : : (match_dup 2)))]
651 : : "TARGET_SSE2"
652 : 11883 : {
653 : 11883 : if (<MODE>mode != V2SImode
654 : 11492 : && !flag_trapping_math)
655 : 0 : {
656 : 7062 : rtx op1 = force_reg (<MODE>mode, operands[1]);
657 : 7062 : emit_move_insn (operands[0], lowpart_subreg (<mmxdoublevecmode>mode,
658 : : op1, <MODE>mode));
659 : 7062 : DONE;
660 : : }
661 : :
662 : 4821 : operands[2] = CONST0_RTX (<MODE>mode);
663 : : })
664 : :
665 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
666 : 44633 : ;;
667 : 49454 : ;; Parallel single-precision floating point arithmetic
668 : 44633 : ;;
669 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
670 : :
671 : 4821 : (define_expand "<code>v2sf2"
672 : 44324 : [(set (match_operand:V2SF 0 "register_operand")
673 : : (absneg:V2SF
674 : : (match_operand:V2SF 1 "register_operand")))]
675 : : "TARGET_MMX_WITH_SSE"
676 : 47168 : "ix86_expand_fp_absneg_operator (<CODE>, V2SFmode, operands); DONE;")
677 : :
678 : 2808 : (define_insn_and_split "*mmx_<code>v2sf2"
679 : 2808 : [(set (match_operand:V2SF 0 "register_operand" "=x,x,x")
680 : 2793 : (absneg:V2SF
681 : : (match_operand:V2SF 1 "register_operand" "0,x,x")))
682 : : (use (match_operand:V2SF 2 "nonimmediate_operand" "x,0,x"))]
683 : 414 : "TARGET_MMX_WITH_SSE"
684 : 15 : "#"
685 : 88485 : "&& reload_completed"
686 : 88413 : [(set (match_dup 0)
687 : 88454 : (<absneg_op>:V2SF (match_dup 1) (match_dup 2)))]
688 : 1389 : {
689 : 111 : if (!TARGET_AVX && operands_match_p (operands[0], operands[2]))
690 : 1356 : std::swap (operands[1], operands[2]);
691 : 2678 : }
692 : 1400 : [(set_attr "isa" "noavx,noavx,avx")])
693 : 71 :
694 : 36 : (define_insn_and_split "*mmx_nabsv2sf2"
695 : 0 : [(set (match_operand:V2SF 0 "register_operand" "=x,x,x")
696 : 14 : (neg:V2SF
697 : : (abs:V2SF
698 : 36 : (match_operand:V2SF 1 "register_operand" "0,x,x"))))
699 : : (use (match_operand:V2SF 2 "nonimmediate_operand" "x,0,x"))]
700 : 0 : "TARGET_MMX_WITH_SSE"
701 : 14 : "#"
702 : 0 : "&& reload_completed"
703 : 169 : [(set (match_dup 0)
704 : 982906 : (ior:V2SF (match_dup 1) (match_dup 2)))]
705 : 983061 : {
706 : 983047 : if (!TARGET_AVX && operands_match_p (operands[0], operands[2]))
707 : 983047 : std::swap (operands[1], operands[2]);
708 : : }
709 : 0 : [(set_attr "isa" "noavx,noavx,avx")])
710 : :
711 : 948084 : (define_expand "<insn>v2sf3"
712 : : [(set (match_operand:V2SF 0 "register_operand")
713 : : (plusminusmult:V2SF
714 : : (match_operand:V2SF 1 "nonimmediate_operand")
715 : 948084 : (match_operand:V2SF 2 "nonimmediate_operand")))]
716 : : "TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
717 : 4381 : {
718 : 4381 : rtx op2 = gen_reg_rtx (V4SFmode);
719 : 952465 : rtx op1 = gen_reg_rtx (V4SFmode);
720 : 4395 : rtx op0 = gen_reg_rtx (V4SFmode);
721 : :
722 : 4395 : emit_insn (gen_movq_v2sf_to_sse (op2, operands[2]));
723 : 4395 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
724 : 14 :
725 : 4381 : emit_insn (gen_<insn>v4sf3 (op0, op1, op2));
726 : :
727 : 4381 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
728 : 9182 : DONE;
729 : 4801 : })
730 : 4801 :
731 : 4801 : (define_expand "mmx_addv2sf3"
732 : 4801 : [(parallel
733 : : [(set (match_operand:V2SF 0 "register_operand")
734 : : (plus:V2SF
735 : : (match_operand:V2SF 1 "nonimmediate_operand")
736 : : (match_operand:V2SF 2 "nonimmediate_operand")))
737 : : (unspec [(const_int 0)] UNSPEC_3DNOW)])]
738 : : "TARGET_3DNOW"
739 : 18 : "ix86_fixup_binary_operands_no_copy (PLUS, V2SFmode, operands);")
740 : :
741 : 2605 : (define_insn "*mmx_addv2sf3"
742 : 2633 : [(set (match_operand:V2SF 0 "register_operand" "=y")
743 : 2624 : (plus:V2SF (match_operand:V2SF 1 "nonimmediate_operand" "%0")
744 : 2633 : (match_operand:V2SF 2 "nonimmediate_operand" "ym")))
745 : 2634 : (unspec [(const_int 0)] UNSPEC_3DNOW)]
746 : 2705 : "TARGET_3DNOW && ix86_binary_operator_ok (PLUS, V2SFmode, operands)"
747 : 2619 : "pfadd\t{%2, %0|%0, %2}"
748 : 2623 : [(set_attr "type" "mmxadd")
749 : 2605 : (set_attr "prefix_extra" "1")
750 : 2901 : (set_attr "mode" "V2SF")])
751 : 296 :
752 : : (define_expand "mmx_subv2sf3"
753 : 82 : [(parallel
754 : 102 : [(set (match_operand:V2SF 0 "register_operand")
755 : 82 : (minus:V2SF (match_operand:V2SF 1 "register_operand")
756 : 82 : (match_operand:V2SF 2 "nonimmediate_operand")))
757 : 8 : (unspec [(const_int 0)] UNSPEC_3DNOW)])]
758 : 74 : "TARGET_3DNOW")
759 : 627 :
760 : 516 : (define_expand "mmx_subrv2sf3"
761 : 627 : [(parallel
762 : 111 : [(set (match_operand:V2SF 0 "register_operand")
763 : 111 : (minus:V2SF (match_operand:V2SF 2 "register_operand")
764 : : (match_operand:V2SF 1 "nonimmediate_operand")))
765 : 499 : (unspec [(const_int 0)] UNSPEC_3DNOW)])]
766 : : "TARGET_3DNOW")
767 : :
768 : : (define_insn "*mmx_subv2sf3"
769 : 499 : [(set (match_operand:V2SF 0 "register_operand" "=y,y")
770 : : (minus:V2SF (match_operand:V2SF 1 "nonimmediate_operand" "0,ym")
771 : : (match_operand:V2SF 2 "nonimmediate_operand" "ym,0")))
772 : : (unspec [(const_int 0)] UNSPEC_3DNOW)]
773 : 499 : "TARGET_3DNOW && !(MEM_P (operands[0]) && MEM_P (operands[1]))"
774 : : "@
775 : : pfsub\t{%2, %0|%0, %2}
776 : : pfsubr\t{%1, %0|%0, %1}"
777 : : [(set_attr "type" "mmxadd")
778 : : (set_attr "prefix_extra" "1")
779 : : (set_attr "mode" "V2SF")])
780 : :
781 : 42 : (define_expand "mmx_mulv2sf3"
782 : 122669 : [(parallel
783 : 122669 : [(set (match_operand:V2SF 0 "register_operand")
784 : 122627 : (mult:V2SF (match_operand:V2SF 1 "nonimmediate_operand")
785 : 122627 : (match_operand:V2SF 2 "nonimmediate_operand")))
786 : : (unspec [(const_int 0)] UNSPEC_3DNOW)])]
787 : 42 : "TARGET_3DNOW"
788 : 15 : "ix86_fixup_binary_operands_no_copy (MULT, V2SFmode, operands);")
789 : 33 :
790 : 33 : (define_insn "*mmx_mulv2sf3"
791 : : [(set (match_operand:V2SF 0 "register_operand" "=y")
792 : 15 : (mult:V2SF (match_operand:V2SF 1 "nonimmediate_operand" "%0")
793 : : (match_operand:V2SF 2 "nonimmediate_operand" "ym")))
794 : 225683 : (unspec [(const_int 0)] UNSPEC_3DNOW)]
795 : 225761 : "TARGET_3DNOW && ix86_binary_operator_ok (MULT, V2SFmode, operands)"
796 : 225692 : "pfmul\t{%2, %0|%0, %2}"
797 : 15 : [(set_attr "type" "mmxmul")
798 : : (set_attr "prefix_extra" "1")
799 : : (set_attr "mode" "V2SF")])
800 : :
801 : : (define_expand "divv2sf3"
802 : : [(set (match_operand:V2SF 0 "register_operand")
803 : 391838 : (div:V2SF (match_operand:V2SF 1 "register_operand")
804 : 391837 : (match_operand:V2SF 2 "register_operand")))]
805 : 682272 : "TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
806 : 682342 : {
807 : 786624 : rtx op2 = gen_reg_rtx (V4SFmode);
808 : 104352 : rtx op1 = gen_reg_rtx (V4SFmode);
809 : 71 : rtx op0 = gen_reg_rtx (V4SFmode);
810 : :
811 : 91119 : rtx tmp = gen_rtx_VEC_CONCAT (V4SFmode, operands[2],
812 : : force_reg (V2SFmode, CONST1_RTX (V2SFmode)));
813 : 71 : emit_insn (gen_rtx_SET (op2, tmp));
814 : 71 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
815 : 55354 :
816 : 71 : emit_insn (gen_divv4sf3 (op0, op1, op2));
817 : :
818 : 71 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
819 : 71 : DONE;
820 : : })
821 : :
822 : : (define_expand "<code>v2sf3"
823 : : [(set (match_operand:V2SF 0 "register_operand")
824 : 31364 : (smaxmin:V2SF
825 : 31364 : (match_operand:V2SF 1 "register_operand")
826 : 31364 : (match_operand:V2SF 2 "register_operand")))]
827 : : "TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
828 : 155 : {
829 : 155 : rtx op2 = gen_reg_rtx (V4SFmode);
830 : 26790 : rtx op1 = gen_reg_rtx (V4SFmode);
831 : 155 : rtx op0 = gen_reg_rtx (V4SFmode);
832 : :
833 : 188 : emit_insn (gen_movq_v2sf_to_sse (op2, operands[2]));
834 : 26790 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
835 : 33 :
836 : 188 : emit_insn (gen_<code>v4sf3 (op0, op1, op2));
837 : 33 :
838 : 155 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
839 : 155 : DONE;
840 : : })
841 : :
842 : : (define_expand "mmx_<code>v2sf3"
843 : 564675 : [(parallel
844 : 564675 : [(set (match_operand:V2SF 0 "register_operand")
845 : 564675 : (smaxmin:V2SF (match_operand:V2SF 1 "nonimmediate_operand")
846 : : (match_operand:V2SF 2 "nonimmediate_operand")))
847 : : (unspec [(const_int 0)] UNSPEC_3DNOW)])]
848 : : "TARGET_3DNOW"
849 : 28 : {
850 : 28 : if (!flag_finite_math_only || flag_signed_zeros)
851 : : {
852 : 28 : operands[1] = force_reg (V2SFmode, operands[1]);
853 : 31 : emit_insn (gen_mmx_ieee_<maxmin_float>v2sf3
854 : : (operands[0], operands[1], operands[2]));
855 : 31 : DONE;
856 : 3 : }
857 : 3 : else
858 : 0 : ix86_fixup_binary_operands_no_copy (<CODE>, V2SFmode, operands);
859 : : })
860 : :
861 : : ;; These versions of the min/max patterns are intentionally ignorant of
862 : : ;; their behavior wrt -0.0 and NaN (via the commutative operand mark).
863 : 0 : ;; Since both the tree-level MAX_EXPR and the rtl-level SMAX operator
864 : : ;; are undefined in this condition, we're certain this is correct.
865 : :
866 : : (define_insn "*mmx_<code>v2sf3"
867 : : [(set (match_operand:V2SF 0 "register_operand" "=y")
868 : 0 : (smaxmin:V2SF (match_operand:V2SF 1 "nonimmediate_operand" "%0")
869 : : (match_operand:V2SF 2 "nonimmediate_operand" "ym")))
870 : 1944883 : (unspec [(const_int 0)] UNSPEC_3DNOW)]
871 : 1944883 : "TARGET_3DNOW && ix86_binary_operator_ok (<CODE>, V2SFmode, operands)"
872 : 1944883 : "pf<maxmin_float>\t{%2, %0|%0, %2}"
873 : 15 : [(set_attr "type" "mmxadd")
874 : : (set_attr "prefix_extra" "1")
875 : 15 : (set_attr "mode" "V2SF")])
876 : 15 :
877 : 15 : ;; These versions of the min/max patterns implement exactly the operations
878 : : ;; min = (op1 < op2 ? op1 : op2)
879 : : ;; max = (!(op1 < op2) ? op1 : op2)
880 : 346741 : ;; Their operands are not commutative, and thus they may be used in the
881 : 605526 : ;; presence of -0.0 and NaN.
882 : 258785 :
883 : 426284 : (define_insn "mmx_ieee_<ieee_maxmin>v2sf3"
884 : 167499 : [(set (match_operand:V2SF 0 "register_operand" "=y")
885 : : (unspec:V2SF
886 : : [(match_operand:V2SF 1 "register_operand" "0")
887 : : (match_operand:V2SF 2 "nonimmediate_operand" "ym")]
888 : : IEEE_MAXMIN))
889 : : (unspec [(const_int 0)] UNSPEC_3DNOW)]
890 : 63 : "TARGET_3DNOW"
891 : : "pf<ieee_maxmin>\t{%2, %0|%0, %2}"
892 : : [(set_attr "type" "mmxadd")
893 : : (set_attr "prefix_extra" "1")
894 : 8403 : (set_attr "mode" "V2SF")])
895 : 472 :
896 : 8403 : (define_insn "mmx_rcpv2sf2"
897 : : [(set (match_operand:V2SF 0 "register_operand" "=y")
898 : 7931 : (unspec:V2SF [(match_operand:V2SF 1 "nonimmediate_operand" "ym")]
899 : 7931 : UNSPEC_PFRCP))]
900 : 8002 : "TARGET_3DNOW"
901 : 7931 : "pfrcp\t{%1, %0|%0, %1}"
902 : 7931 : [(set_attr "type" "mmx")
903 : : (set_attr "prefix_extra" "1")
904 : 8009 : (set_attr "mode" "V2SF")])
905 : 8009 :
906 : : (define_insn "mmx_rcpit1v2sf3"
907 : 7804 : [(set (match_operand:V2SF 0 "register_operand" "=y")
908 : 7804 : (unspec:V2SF [(match_operand:V2SF 1 "register_operand" "0")
909 : 7804 : (match_operand:V2SF 2 "nonimmediate_operand" "ym")]
910 : 7726 : UNSPEC_PFRCPIT1))]
911 : 7877 : "TARGET_3DNOW"
912 : 7797 : "pfrcpit1\t{%2, %0|%0, %2}"
913 : 7797 : [(set_attr "type" "mmx")
914 : 71 : (set_attr "prefix_extra" "1")
915 : 7820 : (set_attr "mode" "V2SF")])
916 : 7820 :
917 : 7726 : (define_insn "mmx_rcpit2v2sf3"
918 : 7820 : [(set (match_operand:V2SF 0 "register_operand" "=y")
919 : 7726 : (unspec:V2SF [(match_operand:V2SF 1 "register_operand" "0")
920 : 7726 : (match_operand:V2SF 2 "nonimmediate_operand" "ym")]
921 : 7726 : UNSPEC_PFRCPIT2))]
922 : 7806 : "TARGET_3DNOW"
923 : : "pfrcpit2\t{%2, %0|%0, %2}"
924 : 6749 : [(set_attr "type" "mmx")
925 : : (set_attr "prefix_extra" "1")
926 : 872 : (set_attr "mode" "V2SF")])
927 : 872 :
928 : 778 : (define_expand "sqrtv2sf2"
929 : 94 : [(set (match_operand:V2SF 0 "register_operand")
930 : 778 : (sqrt:V2SF (match_operand:V2SF 1 "nonimmediate_operand")))]
931 : : "TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
932 : 8 : {
933 : 8 : rtx op1 = gen_reg_rtx (V4SFmode);
934 : 8 : rtx op0 = gen_reg_rtx (V4SFmode);
935 : :
936 : 8 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
937 : 0 :
938 : 8 : emit_insn (gen_sqrtv4sf2 (op0, op1));
939 : :
940 : 8 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
941 : 8 : DONE;
942 : : })
943 : :
944 : : (define_insn "mmx_rsqrtv2sf2"
945 : : [(set (match_operand:V2SF 0 "register_operand" "=y")
946 : : (unspec:V2SF [(match_operand:V2SF 1 "nonimmediate_operand" "ym")]
947 : : UNSPEC_PFRSQRT))]
948 : 71 : "TARGET_3DNOW"
949 : : "pfrsqrt\t{%1, %0|%0, %1}"
950 : : [(set_attr "type" "mmx")
951 : : (set_attr "prefix_extra" "1")
952 : 2027 : (set_attr "mode" "V2SF")])
953 : 2027 :
954 : 1 : (define_insn "mmx_rsqit1v2sf3"
955 : 210 : [(set (match_operand:V2SF 0 "register_operand" "=y")
956 : 211 : (unspec:V2SF [(match_operand:V2SF 1 "register_operand" "0")
957 : 211 : (match_operand:V2SF 2 "nonimmediate_operand" "ym")]
958 : 1 : UNSPEC_PFRSQIT1))]
959 : 289 : "TARGET_3DNOW"
960 : 209 : "pfrsqit1\t{%2, %0|%0, %2}"
961 : 209 : [(set_attr "type" "mmx")
962 : : (set_attr "prefix_extra" "1")
963 : 113741 : (set_attr "mode" "V2SF")])
964 : 113741 :
965 : 146 : (define_expand "mmx_haddv2sf3"
966 : 4509 : [(set (match_operand:V2SF 0 "register_operand")
967 : 28 : (vec_concat:V2SF
968 : : (plus:SF
969 : : (vec_select:SF
970 : : (match_operand:V2SF 1 "register_operand")
971 : : (parallel [(const_int 0)]))
972 : : (vec_select:SF (match_dup 1) (parallel [(const_int 1)])))
973 : : (plus:SF
974 : : (vec_select:SF
975 : : (match_operand:V2SF 2 "nonimmediate_operand")
976 : : (parallel [(const_int 0)]))
977 : : (vec_select:SF (match_dup 2) (parallel [(const_int 1)])))))]
978 : : "TARGET_3DNOW")
979 : :
980 : : (define_insn "*mmx_haddv2sf3"
981 : : [(set (match_operand:V2SF 0 "register_operand" "=y")
982 : : (vec_concat:V2SF
983 : : (plus:SF
984 : : (vec_select:SF
985 : : (match_operand:V2SF 1 "register_operand" "0")
986 : : (parallel [(match_operand:SI 3 "const_0_to_1_operand")]))
987 : : (vec_select:SF (match_dup 1)
988 : : (parallel [(match_operand:SI 4 "const_0_to_1_operand")])))
989 : : (plus:SF
990 : : (vec_select:SF
991 : : (match_operand:V2SF 2 "nonimmediate_operand" "ym")
992 : : (parallel [(match_operand:SI 5 "const_0_to_1_operand")]))
993 : : (vec_select:SF (match_dup 2)
994 : : (parallel [(match_operand:SI 6 "const_0_to_1_operand")])))))]
995 : 79 : "TARGET_3DNOW
996 : 79 : && INTVAL (operands[3]) != INTVAL (operands[4])
997 : 79 : && INTVAL (operands[5]) != INTVAL (operands[6])"
998 : 0 : "pfacc\t{%2, %0|%0, %2}"
999 : : [(set_attr "type" "mmxadd")
1000 : : (set_attr "prefix_extra" "1")
1001 : 1663 : (set_attr "mode" "V2SF")])
1002 : 1663 :
1003 : : (define_insn_and_split "*mmx_haddv2sf3_low"
1004 : 173 : [(set (match_operand:SF 0 "register_operand")
1005 : 1836 : (plus:SF
1006 : 1490 : (vec_select:SF
1007 : 173 : (match_operand:V2SF 1 "nonimmediate_operand")
1008 : 173 : (parallel [(match_operand:SI 2 "const_0_to_1_operand")]))
1009 : 173 : (vec_select:SF
1010 : 173 : (match_dup 1)
1011 : : (parallel [(match_operand:SI 3 "const_0_to_1_operand")]))))]
1012 : 162 : "TARGET_SSE3 && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math
1013 : 162 : && INTVAL (operands[2]) != INTVAL (operands[3])
1014 : 3 : && ix86_pre_reload_split ()"
1015 : 177 : "#"
1016 : 159 : "&& 1"
1017 : 161 : [(const_int 0)]
1018 : 102 : {
1019 : 260 : rtx op1 = gen_reg_rtx (V4SFmode);
1020 : 651 : rtx op0 = gen_reg_rtx (V4SFmode);
1021 : 730 :
1022 : 201 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1023 : 30 :
1024 : 46 : emit_insn (gen_sse3_haddv4sf3 (op0, op1, op1));
1025 : 80 :
1026 : 81 : emit_move_insn (operands[0], lowpart_subreg (SFmode, op0, V4SFmode));
1027 : 81 : DONE;
1028 : 80 : })
1029 : :
1030 : 80 : (define_insn "mmx_hsubv2sf3"
1031 : 80 : [(set (match_operand:V2SF 0 "register_operand" "=y")
1032 : 80 : (vec_concat:V2SF
1033 : 80 : (minus:SF
1034 : : (vec_select:SF
1035 : : (match_operand:V2SF 1 "register_operand" "0")
1036 : : (parallel [(const_int 0)]))
1037 : : (vec_select:SF (match_dup 1) (parallel [(const_int 1)])))
1038 : : (minus:SF
1039 : 471 : (vec_select:SF
1040 : : (match_operand:V2SF 2 "nonimmediate_operand" "ym")
1041 : 471 : (parallel [(const_int 0)]))
1042 : 471 : (vec_select:SF (match_dup 2) (parallel [(const_int 1)])))))]
1043 : 551 : "TARGET_3DNOW_A"
1044 : : "pfnacc\t{%2, %0|%0, %2}"
1045 : : [(set_attr "type" "mmxadd")
1046 : : (set_attr "prefix_extra" "1")
1047 : 79 : (set_attr "mode" "V2SF")])
1048 : 79 :
1049 : 79 : (define_insn_and_split "*mmx_hsubv2sf3_low"
1050 : 79 : [(set (match_operand:SF 0 "register_operand")
1051 : : (minus:SF
1052 : 79 : (vec_select:SF
1053 : 79 : (match_operand:V2SF 1 "register_operand")
1054 : 79 : (parallel [(const_int 0)]))
1055 : : (vec_select:SF
1056 : 79 : (match_dup 1)
1057 : 79 : (parallel [(const_int 1)]))))]
1058 : 82 : "TARGET_SSE3 && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math
1059 : 3 : && ix86_pre_reload_split ()"
1060 : 79 : "#"
1061 : 79 : "&& 1"
1062 : 79 : [(const_int 0)]
1063 : 11 : {
1064 : 89 : rtx op1 = gen_reg_rtx (V4SFmode);
1065 : 373 : rtx op0 = gen_reg_rtx (V4SFmode);
1066 : 372 :
1067 : 10 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1068 : 109 :
1069 : 125 : emit_insn (gen_sse3_hsubv4sf3 (op0, op1, op1));
1070 : 79 :
1071 : 1 : emit_move_insn (operands[0], lowpart_subreg (SFmode, op0, V4SFmode));
1072 : 80 : DONE;
1073 : 79 : })
1074 : 79 :
1075 : : (define_expand "mmx_haddsubv2sf3"
1076 : 79 : [(set (match_operand:V2SF 0 "register_operand")
1077 : 79 : (vec_concat:V2SF
1078 : 79 : (minus:SF
1079 : : (vec_select:SF
1080 : : (match_operand:V2SF 1 "register_operand")
1081 : : (parallel [(const_int 0)]))
1082 : : (vec_select:SF (match_dup 1) (parallel [(const_int 1)])))
1083 : : (plus:SF
1084 : 14 : (vec_select:SF
1085 : : (match_operand:V2SF 2 "nonimmediate_operand")
1086 : 14 : (parallel [(const_int 0)]))
1087 : 14 : (vec_select:SF (match_dup 2) (parallel [(const_int 1)])))))]
1088 : 14 : "TARGET_3DNOW_A")
1089 : :
1090 : : (define_insn "*mmx_haddsubv2sf3"
1091 : : [(set (match_operand:V2SF 0 "register_operand" "=y")
1092 : : (vec_concat:V2SF
1093 : : (minus:SF
1094 : : (vec_select:SF
1095 : : (match_operand:V2SF 1 "register_operand" "0")
1096 : : (parallel [(const_int 0)]))
1097 : : (vec_select:SF (match_dup 1) (parallel [(const_int 1)])))
1098 : : (plus:SF
1099 : : (vec_select:SF
1100 : : (match_operand:V2SF 2 "nonimmediate_operand" "ym")
1101 : : (parallel [(match_operand:SI 3 "const_0_to_1_operand")]))
1102 : : (vec_select:SF
1103 : : (match_dup 2)
1104 : : (parallel [(match_operand:SI 4 "const_0_to_1_operand")])))))]
1105 : 79 : "TARGET_3DNOW_A
1106 : 79 : && INTVAL (operands[3]) != INTVAL (operands[4])"
1107 : : "pfpnacc\t{%2, %0|%0, %2}"
1108 : : [(set_attr "type" "mmxadd")
1109 : : (set_attr "prefix_extra" "1")
1110 : : (set_attr "mode" "V2SF")])
1111 : :
1112 : : (define_expand "vec_addsubv2sf3"
1113 : : [(set (match_operand:V2SF 0 "register_operand")
1114 : 3217812 : (vec_merge:V2SF
1115 : 3217812 : (minus:V2SF
1116 : 3217812 : (match_operand:V2SF 1 "nonimmediate_operand")
1117 : 3217812 : (match_operand:V2SF 2 "nonimmediate_operand"))
1118 : 3217812 : (plus:V2SF (match_dup 1) (match_dup 2))
1119 : 3217812 : (const_int 1)))]
1120 : 3217812 : "TARGET_SSE3 && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1121 : 33 : {
1122 : 84155 : rtx op2 = gen_reg_rtx (V4SFmode);
1123 : 84155 : rtx op1 = gen_reg_rtx (V4SFmode);
1124 : 79906 : rtx op0 = gen_reg_rtx (V4SFmode);
1125 : 163995 :
1126 : 7898 : emit_insn (gen_movq_v2sf_to_sse (op2, operands[2]));
1127 : 76290 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1128 : :
1129 : 72255 : emit_insn (gen_vec_addsubv4sf3 (op0, op1, op2));
1130 : :
1131 : 33 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1132 : 33 : DONE;
1133 : : })
1134 : :
1135 : : (define_expand "vec_fmaddsubv2sf4"
1136 : : [(match_operand:V2SF 0 "register_operand")
1137 : : (match_operand:V2SF 1 "nonimmediate_operand")
1138 : : (match_operand:V2SF 2 "nonimmediate_operand")
1139 : : (match_operand:V2SF 3 "nonimmediate_operand")]
1140 : : "(TARGET_FMA || TARGET_FMA4 || TARGET_AVX512VL)
1141 : : && TARGET_MMX_WITH_SSE
1142 : : && ix86_partial_vec_fp_math"
1143 : 2 : {
1144 : 2 : rtx op3 = gen_reg_rtx (V4SFmode);
1145 : 2 : rtx op2 = gen_reg_rtx (V4SFmode);
1146 : 2 : rtx op1 = gen_reg_rtx (V4SFmode);
1147 : 3 : rtx op0 = gen_reg_rtx (V4SFmode);
1148 : :
1149 : 3 : emit_insn (gen_movq_v2sf_to_sse (op3, operands[3]));
1150 : 3 : emit_insn (gen_movq_v2sf_to_sse (op2, operands[2]));
1151 : 3 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1152 : :
1153 : 2 : emit_insn (gen_vec_fmaddsubv4sf4 (op0, op1, op2, op3));
1154 : :
1155 : 2 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1156 : 2 : DONE;
1157 : : })
1158 : :
1159 : : (define_expand "vec_fmsubaddv2sf4"
1160 : : [(match_operand:V2SF 0 "register_operand")
1161 : : (match_operand:V2SF 1 "nonimmediate_operand")
1162 : : (match_operand:V2SF 2 "nonimmediate_operand")
1163 : : (match_operand:V2SF 3 "nonimmediate_operand")]
1164 : : "(TARGET_FMA || TARGET_FMA4 || TARGET_AVX512VL)
1165 : : && TARGET_MMX_WITH_SSE
1166 : : && ix86_partial_vec_fp_math"
1167 : 1 : {
1168 : 1 : rtx op3 = gen_reg_rtx (V4SFmode);
1169 : 1 : rtx op2 = gen_reg_rtx (V4SFmode);
1170 : 2 : rtx op1 = gen_reg_rtx (V4SFmode);
1171 : 1 : rtx op0 = gen_reg_rtx (V4SFmode);
1172 : 1 :
1173 : 2 : emit_insn (gen_movq_v2sf_to_sse (op3, operands[3]));
1174 : 2 : emit_insn (gen_movq_v2sf_to_sse (op2, operands[2]));
1175 : 1 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1176 : :
1177 : 1 : emit_insn (gen_vec_fmsubaddv4sf4 (op0, op1, op2, op3));
1178 : :
1179 : 1 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1180 : 1 : DONE;
1181 : : })
1182 : :
1183 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1184 : : ;;
1185 : : ;; Parallel single-precision floating point comparisons
1186 : : ;;
1187 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1188 : :
1189 : : (define_expand "mmx_eqv2sf3"
1190 : : [(parallel
1191 : : [(set (match_operand:V2SI 0 "register_operand")
1192 : : (eq:V2SI (match_operand:V2SF 1 "nonimmediate_operand")
1193 : : (match_operand:V2SF 2 "nonimmediate_operand")))
1194 : : (unspec [(const_int 0)] UNSPEC_3DNOW)])]
1195 : 140 : "TARGET_3DNOW"
1196 : 14 : "ix86_fixup_binary_operands_no_copy (EQ, V2SFmode, operands);")
1197 : 140 :
1198 : 0 : (define_insn "*mmx_eqv2sf3"
1199 : 140 : [(set (match_operand:V2SI 0 "register_operand" "=y")
1200 : 14 : (eq:V2SI (match_operand:V2SF 1 "nonimmediate_operand" "%0")
1201 : : (match_operand:V2SF 2 "nonimmediate_operand" "ym")))
1202 : : (unspec [(const_int 0)] UNSPEC_3DNOW)]
1203 : 70 : "TARGET_3DNOW && ix86_binary_operator_ok (EQ, V2SFmode, operands)"
1204 : 0 : "pfcmpeq\t{%2, %0|%0, %2}"
1205 : 14 : [(set_attr "type" "mmxcmp")
1206 : : (set_attr "prefix_extra" "1")
1207 : : (set_attr "mode" "V2SF")])
1208 : :
1209 : : (define_insn "mmx_gtv2sf3"
1210 : 130 : [(set (match_operand:V2SI 0 "register_operand" "=y")
1211 : : (gt:V2SI (match_operand:V2SF 1 "register_operand" "0")
1212 : 130 : (match_operand:V2SF 2 "nonimmediate_operand" "ym")))
1213 : 7493 : (unspec [(const_int 0)] UNSPEC_3DNOW)]
1214 : 200 : "TARGET_3DNOW"
1215 : : "pfcmpgt\t{%2, %0|%0, %2}"
1216 : : [(set_attr "type" "mmxcmp")
1217 : 7363 : (set_attr "prefix_extra" "1")
1218 : 48201 : (set_attr "mode" "V2SF")])
1219 : 48201 :
1220 : 48201 : (define_insn "mmx_gev2sf3"
1221 : 7363 : [(set (match_operand:V2SI 0 "register_operand" "=y")
1222 : 7363 : (ge:V2SI (match_operand:V2SF 1 "register_operand" "0")
1223 : 7363 : (match_operand:V2SF 2 "nonimmediate_operand" "ym")))
1224 : 7363 : (unspec [(const_int 0)] UNSPEC_3DNOW)]
1225 : 7433 : "TARGET_3DNOW"
1226 : 7363 : "pfcmpge\t{%2, %0|%0, %2}"
1227 : 7363 : [(set_attr "type" "mmxcmp")
1228 : : (set_attr "prefix_extra" "1")
1229 : 7170 : (set_attr "mode" "V2SF")])
1230 : 7170 :
1231 : : (define_expand "vec_cmpv2sfv2si"
1232 : 637918 : [(set (match_operand:V2SI 0 "register_operand")
1233 : 637918 : (match_operator:V2SI 1 ""
1234 : : [(match_operand:V2SF 2 "nonimmediate_operand")
1235 : 3419 : (match_operand:V2SF 3 "nonimmediate_operand")]))]
1236 : 3419 : "TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1237 : 104 : {
1238 : 104 : rtx ops[4];
1239 : 104 : ops[3] = gen_reg_rtx (V4SFmode);
1240 : 104 : ops[2] = gen_reg_rtx (V4SFmode);
1241 : 104 : ops[1] = gen_rtx_fmt_ee (GET_CODE (operands[1]), V4SImode, ops[2], ops[3]);
1242 : 104 : ops[0] = gen_reg_rtx (V4SImode);
1243 : :
1244 : 104 : emit_insn (gen_movq_v2sf_to_sse (ops[3], operands[3]));
1245 : 104 : emit_insn (gen_movq_v2sf_to_sse (ops[2], operands[2]));
1246 : :
1247 : 104 : bool ok = ix86_expand_fp_vec_cmp (ops);
1248 : 104 : gcc_assert (ok);
1249 : :
1250 : 104 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, ops[0], V4SImode));
1251 : 104 : DONE;
1252 : : })
1253 : :
1254 : : (define_insn "@sse4_1_insertps_<mode>"
1255 : : [(set (match_operand:V2FI 0 "register_operand" "=Yr,*x,v")
1256 : : (unspec:V2FI
1257 : : [(match_operand:V2FI 2 "nonimmediate_operand" "Yrjm,*xjm,vm")
1258 : : (match_operand:V2FI 1 "register_operand" "0,0,v")
1259 : : (match_operand:SI 3 "const_0_to_255_operand")]
1260 : : UNSPEC_INSERTPS))]
1261 : 5203 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
1262 : 463 : {
1263 : 463 : if (MEM_P (operands[2]))
1264 : : {
1265 : 4 : unsigned count_s = INTVAL (operands[3]) >> 6;
1266 : 116 : if (count_s)
1267 : 0 : operands[3] = GEN_INT (INTVAL (operands[3]) & 0x3f);
1268 : 116 : operands[2] = adjust_address_nv (operands[2],
1269 : 42602 : <mmxscalarmode>mode, count_s * 4);
1270 : 42714 : }
1271 : 43065 : switch (which_alternative)
1272 : 42602 : {
1273 : 42602 : case 0:
1274 : 42602 : case 1:
1275 : 42602 : return "insertps\t{%3, %2, %0|%0, %2, %3}";
1276 : 43065 : case 2:
1277 : 43065 : return "vinsertps\t{%3, %2, %1, %0|%0, %1, %2, %3}";
1278 : 42602 : default:
1279 : 0 : gcc_unreachable ();
1280 : 39550 : }
1281 : : }
1282 : 345 : [(set_attr "isa" "noavx,noavx,avx")
1283 : 345 : (set_attr "addr" "gpr16,gpr16,*")
1284 : : (set_attr "type" "sselog")
1285 : 642 : (set_attr "prefix_data16" "1,1,*")
1286 : : (set_attr "prefix_extra" "1")
1287 : : (set_attr "length_immediate" "1")
1288 : : (set_attr "prefix" "orig,orig,maybe_evex")
1289 : : (set_attr "mode" "V4SF")])
1290 : :
1291 : : (define_insn "*mmx_blendps"
1292 : : [(set (match_operand:V2SF 0 "register_operand" "=Yr,*x,x")
1293 : : (vec_merge:V2SF
1294 : : (match_operand:V2SF 2 "register_operand" "Yr,*x,x")
1295 : : (match_operand:V2SF 1 "register_operand" "0,0,x")
1296 : : (match_operand:SI 3 "const_0_to_3_operand")))]
1297 : 1065 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
1298 : : "@
1299 : : blendps\t{%3, %2, %0|%0, %2, %3}
1300 : : blendps\t{%3, %2, %0|%0, %2, %3}
1301 : 3 : vblendps\t{%3, %2, %1, %0|%0, %1, %2, %3}"
1302 : 3 : [(set_attr "isa" "noavx,noavx,avx")
1303 : : (set_attr "type" "ssemov")
1304 : 3 : (set_attr "length_immediate" "1")
1305 : : (set_attr "prefix_data16" "1,1,*")
1306 : : (set_attr "prefix_extra" "1")
1307 : : (set_attr "prefix" "orig,orig,vex")
1308 : : (set_attr "mode" "V4SF")])
1309 : :
1310 : : (define_insn "mmx_blendvps"
1311 : : [(set (match_operand:V2SF 0 "register_operand" "=Yr,*x,x")
1312 : : (unspec:V2SF
1313 : : [(match_operand:V2SF 1 "register_operand" "0,0,x")
1314 : : (match_operand:V2SF 2 "register_operand" "Yr,*x,x")
1315 : : (match_operand:V2SF 3 "register_operand" "Yz,Yz,x")]
1316 : : UNSPEC_BLENDV))]
1317 : 18 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
1318 : : "@
1319 : : blendvps\t{%3, %2, %0|%0, %2, %3}
1320 : : blendvps\t{%3, %2, %0|%0, %2, %3}
1321 : 3455 : vblendvps\t{%3, %2, %1, %0|%0, %1, %2, %3}"
1322 : 3455 : [(set_attr "isa" "noavx,noavx,avx")
1323 : : (set_attr "type" "ssemov")
1324 : 3455 : (set_attr "length_immediate" "1")
1325 : : (set_attr "prefix_data16" "1,1,*")
1326 : : (set_attr "prefix_extra" "1")
1327 : : (set_attr "prefix" "orig,orig,vex")
1328 : : (set_attr "btver2_decode" "vector")
1329 : : (set_attr "mode" "V4SF")])
1330 : :
1331 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1332 : : ;;
1333 : : ;; Parallel single-precision floating point logical operations
1334 : : ;;
1335 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1336 : :
1337 : : (define_insn "*mmx_andnotv2sf3"
1338 : : [(set (match_operand:V2SF 0 "register_operand" "=x,x")
1339 : : (and:V2SF
1340 : : (not:V2SF
1341 : : (match_operand:V2SF 1 "register_operand" "0,x"))
1342 : : (match_operand:V2SF 2 "register_operand" "x,x")))]
1343 : 226 : "TARGET_MMX_WITH_SSE"
1344 : : "@
1345 : : andnps\t{%2, %0|%0, %2}
1346 : : vandnps\t{%2, %1, %0|%0, %1, %2}"
1347 : 0 : [(set_attr "isa" "noavx,avx")
1348 : 0 : (set_attr "type" "sselog")
1349 : : (set_attr "prefix" "orig,vex")
1350 : 0 : (set_attr "mode" "V4SF")])
1351 : :
1352 : : (define_insn "<code>v2sf3"
1353 : : [(set (match_operand:V2SF 0 "register_operand" "=x,x")
1354 : : (any_logic:V2SF
1355 : : (match_operand:V2SF 1 "register_operand" "%0,x")
1356 : : (match_operand:V2SF 2 "register_operand" "x,x")))]
1357 : 605 : "TARGET_MMX_WITH_SSE"
1358 : : "@
1359 : : <logic>ps\t{%2, %0|%0, %2}
1360 : : v<logic>ps\t{%2, %1, %0|%0, %1, %2}"
1361 : 2 : [(set_attr "isa" "noavx,avx")
1362 : 2 : (set_attr "type" "sselog")
1363 : 1 : (set_attr "prefix" "orig,vex")
1364 : : (set_attr "mode" "V4SF")])
1365 : 1 :
1366 : : (define_expand "copysignv2sf3"
1367 : : [(set (match_dup 4)
1368 : : (and:V2SF
1369 : : (not:V2SF (match_dup 3))
1370 : : (match_operand:V2SF 1 "register_operand")))
1371 : : (set (match_dup 5)
1372 : : (and:V2SF (match_dup 3)
1373 : : (match_operand:V2SF 2 "register_operand")))
1374 : : (set (match_operand:V2SF 0 "register_operand")
1375 : : (ior:V2SF (match_dup 4) (match_dup 5)))]
1376 : : "TARGET_MMX_WITH_SSE"
1377 : 7 : {
1378 : 7 : operands[3] = ix86_build_signbit_mask (V2SFmode, true, false);
1379 : :
1380 : 7 : operands[4] = gen_reg_rtx (V2SFmode);
1381 : 7 : operands[5] = gen_reg_rtx (V2SFmode);
1382 : : })
1383 : :
1384 : : (define_expand "xorsignv2sf3"
1385 : : [(set (match_dup 4)
1386 : 7 : (and:V2SF (match_dup 3)
1387 : : (match_operand:V2SF 2 "register_operand")))
1388 : : (set (match_operand:V2SF 0 "register_operand")
1389 : : (xor:V2SF (match_dup 4)
1390 : : (match_operand:V2SF 1 "register_operand")))]
1391 : : "TARGET_MMX_WITH_SSE"
1392 : 8 : {
1393 : 1 : operands[3] = ix86_build_signbit_mask (V2SFmode, true, false);
1394 : :
1395 : 1 : operands[4] = gen_reg_rtx (V2SFmode);
1396 : : })
1397 : 388 :
1398 : : (define_expand "signbitv2sf2"
1399 : 388 : [(set (match_operand:V2SI 0 "register_operand")
1400 : 389 : (lshiftrt:V2SI
1401 : 388 : (subreg:V2SI
1402 : : (match_operand:V2SF 1 "register_operand") 0)
1403 : : (match_dup 2)))]
1404 : : "TARGET_MMX_WITH_SSE"
1405 : 2 : {
1406 : 1 : operands[1] = force_reg (V2SFmode, operands[1]);
1407 : 1 : operands[2] = GEN_INT (GET_MODE_UNIT_BITSIZE (V2SFmode)-1);
1408 : : })
1409 : :
1410 : 73 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1411 : : ;;
1412 : 74 : ;; Parallel single-precision FMA multiply/accumulate instructions.
1413 : 73 : ;;
1414 : 73 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1415 : :
1416 : 1 : (define_expand "fmav2sf4"
1417 : : [(set (match_operand:V2SF 0 "register_operand")
1418 : : (fma:V2SF
1419 : : (match_operand:V2SF 1 "nonimmediate_operand")
1420 : : (match_operand:V2SF 2 "nonimmediate_operand")
1421 : 2 : (match_operand:V2SF 3 "nonimmediate_operand")))]
1422 : : "(TARGET_FMA || TARGET_FMA4 || TARGET_AVX512VL)
1423 : 2 : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1424 : 473 : {
1425 : 473 : rtx op3 = gen_reg_rtx (V4SFmode);
1426 : 471 : rtx op2 = gen_reg_rtx (V4SFmode);
1427 : 471 : rtx op1 = gen_reg_rtx (V4SFmode);
1428 : 471 : rtx op0 = gen_reg_rtx (V4SFmode);
1429 : :
1430 : 471 : emit_insn (gen_movq_v2sf_to_sse (op3, operands[3]));
1431 : 471 : emit_insn (gen_movq_v2sf_to_sse (op2, operands[2]));
1432 : 471 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1433 : :
1434 : 471 : emit_insn (gen_fmav4sf4 (op0, op1, op2, op3));
1435 : :
1436 : 471 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1437 : 471 : DONE;
1438 : : })
1439 : :
1440 : : (define_expand "fmsv2sf4"
1441 : : [(set (match_operand:V2SF 0 "register_operand")
1442 : : (fma:V2SF
1443 : : (match_operand:V2SF 1 "nonimmediate_operand")
1444 : : (match_operand:V2SF 2 "nonimmediate_operand")
1445 : : (neg:V2SF
1446 : : (match_operand:V2SF 3 "nonimmediate_operand"))))]
1447 : : "(TARGET_FMA || TARGET_FMA4 || TARGET_AVX512VL)
1448 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1449 : 14 : {
1450 : 14 : rtx op3 = gen_reg_rtx (V4SFmode);
1451 : 33 : rtx op2 = gen_reg_rtx (V4SFmode);
1452 : 14 : rtx op1 = gen_reg_rtx (V4SFmode);
1453 : 33 : rtx op0 = gen_reg_rtx (V4SFmode);
1454 : 19 :
1455 : 33 : emit_insn (gen_movq_v2sf_to_sse (op3, operands[3]));
1456 : 14 : emit_insn (gen_movq_v2sf_to_sse (op2, operands[2]));
1457 : 14 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1458 : :
1459 : 14 : emit_insn (gen_fmsv4sf4 (op0, op1, op2, op3));
1460 : :
1461 : 14 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1462 : 14 : DONE;
1463 : : })
1464 : :
1465 : : (define_expand "fnmav2sf4"
1466 : : [(set (match_operand:V2SF 0 "register_operand")
1467 : : (fma:V2SF
1468 : : (neg:V2SF
1469 : : (match_operand:V2SF 1 "nonimmediate_operand"))
1470 : : (match_operand:V2SF 2 "nonimmediate_operand")
1471 : : (match_operand:V2SF 3 "nonimmediate_operand")))]
1472 : : "(TARGET_FMA || TARGET_FMA4 || TARGET_AVX512VL)
1473 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1474 : 130 : {
1475 : 130 : rtx op3 = gen_reg_rtx (V4SFmode);
1476 : 130 : rtx op2 = gen_reg_rtx (V4SFmode);
1477 : 585 : rtx op1 = gen_reg_rtx (V4SFmode);
1478 : 130 : rtx op0 = gen_reg_rtx (V4SFmode);
1479 : 455 :
1480 : 130 : emit_insn (gen_movq_v2sf_to_sse (op3, operands[3]));
1481 : 585 : emit_insn (gen_movq_v2sf_to_sse (op2, operands[2]));
1482 : 130 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1483 : :
1484 : 130 : emit_insn (gen_fnmav4sf4 (op0, op1, op2, op3));
1485 : :
1486 : 130 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1487 : 130 : DONE;
1488 : : })
1489 : :
1490 : : (define_expand "fnmsv2sf4"
1491 : : [(set (match_operand:V2SF 0 "register_operand" "=v,v,x")
1492 : : (fma:V2SF
1493 : : (neg:V2SF
1494 : : (match_operand:V2SF 1 "nonimmediate_operand"))
1495 : : (match_operand:V2SF 2 "nonimmediate_operand")
1496 : : (neg:V2SF
1497 : : (match_operand:V2SF 3 "nonimmediate_operand"))))]
1498 : : "(TARGET_FMA || TARGET_FMA4 || TARGET_AVX512VL)
1499 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1500 : 2 : {
1501 : 3 : rtx op3 = gen_reg_rtx (V4SFmode);
1502 : 2 : rtx op2 = gen_reg_rtx (V4SFmode);
1503 : 3 : rtx op1 = gen_reg_rtx (V4SFmode);
1504 : 3 : rtx op0 = gen_reg_rtx (V4SFmode);
1505 : 1 :
1506 : 2 : emit_insn (gen_movq_v2sf_to_sse (op3, operands[3]));
1507 : 2 : emit_insn (gen_movq_v2sf_to_sse (op2, operands[2]));
1508 : 2 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1509 : :
1510 : 2 : emit_insn (gen_fnmsv4sf4 (op0, op1, op2, op3));
1511 : :
1512 : 2 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1513 : 2 : DONE;
1514 : : })
1515 : :
1516 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1517 : : ;;
1518 : : ;; Parallel single-precision floating point conversion operations
1519 : : ;;
1520 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1521 : :
1522 : : (define_expand "fix_truncv2sfv2si2"
1523 : : [(set (match_operand:V2SI 0 "register_operand")
1524 : : (fix:V2SI (match_operand:V2SF 1 "nonimmediate_operand")))]
1525 : : "TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1526 : 73 : {
1527 : 73 : rtx op1 = gen_reg_rtx (V4SFmode);
1528 : 74 : rtx op0 = gen_reg_rtx (V4SImode);
1529 : :
1530 : 74 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1531 : 1 :
1532 : 74 : emit_insn (gen_fix_truncv4sfv4si2 (op0, op1));
1533 : :
1534 : 73 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
1535 : 73 : DONE;
1536 : : })
1537 : :
1538 : : (define_expand "fixuns_truncv2sfv2si2"
1539 : : [(set (match_operand:V2SI 0 "register_operand")
1540 : : (unsigned_fix:V2SI (match_operand:V2SF 1 "nonimmediate_operand")))]
1541 : : "TARGET_AVX512VL && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1542 : 1 : {
1543 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
1544 : 1 : rtx op0 = gen_reg_rtx (V4SImode);
1545 : :
1546 : 1 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1547 : :
1548 : 1 : emit_insn (gen_fixuns_truncv4sfv4si2 (op0, op1));
1549 : 31 :
1550 : 1 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
1551 : 32 : DONE;
1552 : 0 : })
1553 : 31 :
1554 : : (define_insn "mmx_fix_truncv2sfv2si2"
1555 : : [(set (match_operand:V2SI 0 "register_operand" "=y")
1556 : : (fix:V2SI (match_operand:V2SF 1 "nonimmediate_operand" "ym")))
1557 : : (unspec [(const_int 0)] UNSPEC_3DNOW)]
1558 : 54 : "TARGET_3DNOW"
1559 : : "pf2id\t{%1, %0|%0, %1}"
1560 : : [(set_attr "type" "mmxcvt")
1561 : : (set_attr "prefix_extra" "1")
1562 : : (set_attr "mode" "V2SF")])
1563 : :
1564 : 1193 : (define_expand "floatv2siv2sf2"
1565 : : [(set (match_operand:V2SF 0 "register_operand")
1566 : 1193 : (float:V2SF (match_operand:V2SI 1 "nonimmediate_operand")))]
1567 : 1193 : "TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1568 : 294591 : {
1569 : 388 : rtx op1 = gen_reg_rtx (V4SImode);
1570 : 388 : rtx op0 = gen_reg_rtx (V4SFmode);
1571 : :
1572 : 293398 : emit_insn (gen_movq_v2si_to_sse (op1, operands[1]));
1573 : 293010 :
1574 : 293398 : emit_insn (gen_floatv4siv4sf2 (op0, op1));
1575 : 293010 :
1576 : 293398 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1577 : 293398 : DONE;
1578 : 293010 : })
1579 : :
1580 : 69059 : (define_expand "floatunsv2siv2sf2"
1581 : 69059 : [(set (match_operand:V2SF 0 "register_operand")
1582 : : (unsigned_float:V2SF (match_operand:V2SI 1 "nonimmediate_operand")))]
1583 : 68714 : "TARGET_AVX512VL && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1584 : 68715 : {
1585 : 68715 : rtx op1 = gen_reg_rtx (V4SImode);
1586 : 68715 : rtx op0 = gen_reg_rtx (V4SFmode);
1587 : 68714 :
1588 : 1 : emit_insn (gen_movq_v2si_to_sse (op1, operands[1]));
1589 : 68350 :
1590 : 68352 : emit_insn (gen_floatunsv4siv4sf2 (op0, op1));
1591 : :
1592 : 347 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1593 : 686 : DONE;
1594 : 1 : })
1595 : :
1596 : : (define_insn "mmx_floatv2siv2sf2"
1597 : : [(set (match_operand:V2SF 0 "register_operand" "=y")
1598 : : (float:V2SF (match_operand:V2SI 1 "nonimmediate_operand" "ym")))
1599 : : (unspec [(const_int 0)] UNSPEC_3DNOW)]
1600 : 66 : "TARGET_3DNOW"
1601 : : "pi2fd\t{%1, %0|%0, %1}"
1602 : : [(set_attr "type" "mmxcvt")
1603 : : (set_attr "prefix_extra" "1")
1604 : : (set_attr "mode" "V2SF")])
1605 : :
1606 : 1 : (define_insn "mmx_pf2iw"
1607 : : [(set (match_operand:V2SI 0 "register_operand" "=y")
1608 : 1 : (sign_extend:V2SI
1609 : 1 : (ss_truncate:V2HI
1610 : 60745012 : (fix:V2SI
1611 : : (match_operand:V2SF 1 "nonimmediate_operand" "ym")))))]
1612 : 70 : "TARGET_3DNOW_A"
1613 : : "pf2iw\t{%1, %0|%0, %1}"
1614 : 60745011 : [(set_attr "type" "mmxcvt")
1615 : 60745011 : (set_attr "prefix_extra" "1")
1616 : 60778696 : (set_attr "mode" "V2SF")])
1617 : 60778696 :
1618 : 33685 : (define_insn "mmx_pi2fw"
1619 : 59616085 : [(set (match_operand:V2SF 0 "register_operand" "=y")
1620 : 59649770 : (float:V2SF
1621 : 59649770 : (sign_extend:V2SI
1622 : 59649770 : (truncate:V2HI
1623 : : (match_operand:V2SI 1 "nonimmediate_operand" "ym")))))]
1624 : 59619332 : "TARGET_3DNOW_A"
1625 : 59619266 : "pi2fw\t{%1, %0|%0, %1}"
1626 : 59620043 : [(set_attr "type" "mmxcvt")
1627 : : (set_attr "prefix_extra" "1")
1628 : 59608844 : (set_attr "mode" "V2SF")])
1629 : :
1630 : 36759609 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1631 : 36759609 : ;;
1632 : : ;; Parallel single-precision floating point element swizzling
1633 : 36758210 : ;;
1634 : 36985378 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1635 : 36758210 :
1636 : 36758210 : (define_insn "mmx_pswapdv2sf2"
1637 : 11238 : [(set (match_operand:V2SF 0 "register_operand" "=y,x,Yv")
1638 : 36974140 : (vec_select:V2SF
1639 : 73362302 : (match_operand:V2SF 1 "register_mmxmem_operand" "ym,0,Yv")
1640 : 227168 : (parallel [(const_int 1) (const_int 0)])))]
1641 : 229713 : "TARGET_3DNOW_A || TARGET_MMX_WITH_SSE"
1642 : 227168 : "@
1643 : 227168 : pswapd\t{%1, %0|%0, %1}
1644 : : shufps\t{$0xe1, %1, %0|%0, %1, 0xe1}
1645 : 153541 : vshufps\t{$0xe1, %1, %1, %0|%0, %1, %1, 0xe1}"
1646 : 153541 : [(set_attr "isa" "*,sse_noavx,avx")
1647 : 153541 : (set_attr "mmx_isa" "native,*,*")
1648 : 152207 : (set_attr "type" "mmxcvt,ssemov,ssemov")
1649 : 152207 : (set_attr "prefix_extra" "1,*,*")
1650 : 152207 : (set_attr "mode" "V2SF,V4SF,V4SF")])
1651 : :
1652 : 152206 : (define_insn "*mmx_movshdup"
1653 : 152206 : [(set (match_operand:V2SF 0 "register_operand" "=v,x")
1654 : 152206 : (vec_select:V2SF
1655 : 152206 : (match_operand:V2SF 1 "register_operand" "v,0")
1656 : 152206 : (parallel [(const_int 1) (const_int 1)])))]
1657 : 1229 : "TARGET_MMX_WITH_SSE"
1658 : 3806 : "@
1659 : 3806 : %vmovshdup\t{%1, %0|%0, %1}
1660 : 3806 : shufps\t{$0xe5, %0, %0|%0, %0, 0xe5}"
1661 : 3800 : [(set_attr "isa" "sse3,*")
1662 : 3800 : (set_attr "type" "sse,sseshuf1")
1663 : 7606 : (set_attr "length_immediate" "*,1")
1664 : : (set_attr "prefix_rep" "1,*")
1665 : : (set_attr "prefix" "maybe_vex,orig")
1666 : : (set_attr "mode" "V4SF")])
1667 : 2026 :
1668 : 2026 : (define_insn "*mmx_movsldup"
1669 : : [(set (match_operand:V2SF 0 "register_operand" "=v,x")
1670 : 1551 : (vec_select:V2SF
1671 : 1551 : (match_operand:V2SF 1 "register_operand" "v,0")
1672 : 1520 : (parallel [(const_int 0) (const_int 0)])))]
1673 : 2915 : "TARGET_MMX_WITH_SSE"
1674 : : "@
1675 : : %vmovsldup\t{%1, %0|%0, %1}
1676 : : shufps\t{$0xe0, %0, %0|%0, %0, 0xe0}"
1677 : 467 : [(set_attr "isa" "sse3,*")
1678 : 467 : (set_attr "type" "sse,sseshuf1")
1679 : 467 : (set_attr "length_immediate" "*,1")
1680 : 929 : (set_attr "prefix_rep" "1,*")
1681 : : (set_attr "prefix" "maybe_vex,orig")
1682 : : (set_attr "mode" "V4SF")])
1683 : :
1684 : : (define_insn_and_split "*vec_interleave_lowv2sf"
1685 : : [(set (match_operand:V2SF 0 "register_operand" "=x,v")
1686 : : (vec_select:V2SF
1687 : : (vec_concat:V4SF
1688 : : (match_operand:V2SF 1 "register_operand" "0,v")
1689 : : (match_operand:V2SF 2 "register_operand" "x,v"))
1690 : : (parallel [(const_int 0) (const_int 2)])))]
1691 : 5284 : "TARGET_MMX_WITH_SSE"
1692 : : "#"
1693 : 280 : "&& reload_completed"
1694 : 140 : [(const_int 0)]
1695 : 11160 : "ix86_split_mmx_punpck (operands, false); DONE;"
1696 : 11020 : [(set_attr "isa" "noavx,avx")
1697 : 524 : (set_attr "type" "sselog")
1698 : 524 : (set_attr "prefix" "orig,maybe_evex")
1699 : : (set_attr "mode" "V4SF")])
1700 : :
1701 : : (define_insn_and_split "*vec_interleave_highv2sf"
1702 : : [(set (match_operand:V2SF 0 "register_operand" "=x,v")
1703 : : (vec_select:V2SF
1704 : : (vec_concat:V4SF
1705 : : (match_operand:V2SF 1 "register_operand" "0,v")
1706 : 1734 : (match_operand:V2SF 2 "register_operand" "x,v"))
1707 : : (parallel [(const_int 1) (const_int 3)])))]
1708 : 4120 : "TARGET_MMX_WITH_SSE"
1709 : 1734 : "#"
1710 : 1958 : "&& reload_completed"
1711 : 112 : [(const_int 0)]
1712 : 6321 : "ix86_split_mmx_punpck (operands, true); DONE;"
1713 : 6209 : [(set_attr "isa" "noavx,avx")
1714 : 452 : (set_attr "type" "sselog")
1715 : 452 : (set_attr "prefix" "orig,vex")
1716 : : (set_attr "mode" "V4SF")])
1717 : :
1718 : : (define_insn "*vec_dupv2sf"
1719 : : [(set (match_operand:V2SF 0 "register_operand" "=y,Yv,x")
1720 : : (vec_duplicate:V2SF
1721 : : (match_operand:SF 1 "register_operand" "0,Yv,0")))]
1722 : 4985 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
1723 : 424 : "@
1724 : : punpckldq\t%0, %0
1725 : 1 : %vmovsldup\t{%1, %0|%0, %1}
1726 : 38 : shufps\t{$0xe0, %0, %0|%0, %0, 0xe0}"
1727 : 38 : [(set_attr "isa" "*,sse3,sse_noavx")
1728 : 32 : (set_attr "mmx_isa" "native,*,*")
1729 : 32 : (set_attr "type" "mmxcvt,sse,sseshuf1")
1730 : 69 : (set_attr "length_immediate" "*,*,1")
1731 : : (set_attr "prefix_rep" "*,1,*")
1732 : : (set_attr "prefix" "*,maybe_vex,orig")
1733 : : (set_attr "mode" "DI,V4SF,V4SF")])
1734 : :
1735 : : (define_insn "*mmx_movss_<mode>"
1736 : : [(set (match_operand:V2FI 0 "register_operand" "=x,v")
1737 : : (vec_merge:V2FI
1738 : : (match_operand:V2FI 2 "register_operand" " x,v")
1739 : : (match_operand:V2FI 1 "register_operand" " 0,v")
1740 : : (const_int 1)))]
1741 : 1352 : "TARGET_MMX_WITH_SSE"
1742 : : "@
1743 : : movss\t{%2, %0|%0, %2}
1744 : : vmovss\t{%2, %1, %0|%0, %1, %2}"
1745 : 673 : [(set_attr "isa" "noavx,avx")
1746 : 673 : (set_attr "type" "ssemov")
1747 : : (set_attr "prefix" "orig,maybe_evex")
1748 : 673 : (set_attr "mode" "SF")])
1749 : 385585 :
1750 : 385585 : (define_insn "*mmx_concatv2sf"
1751 : 385585 : [(set (match_operand:V2SF 0 "register_operand" "=y,y")
1752 : 385585 : (vec_concat:V2SF
1753 : 385585 : (match_operand:SF 1 "nonimmediate_operand" " 0,rm")
1754 : 385585 : (match_operand:SF 2 "nonimm_or_0_operand" "ym,C")))]
1755 : 457807 : "TARGET_MMX && !TARGET_SSE"
1756 : 385585 : "@
1757 : 72222 : punpckldq\t{%2, %0|%0, %2}
1758 : 374444 : movd\t{%1, %0|%0, %1}"
1759 : : [(set_attr "type" "mmxcvt,mmxmov")
1760 : 282 : (set_attr "mode" "DI")])
1761 : 282 :
1762 : : (define_expand "vec_setv2sf"
1763 : : [(match_operand:V2SF 0 "register_operand")
1764 : 282 : (match_operand:SF 1 "register_operand")
1765 : : (match_operand 2 "vec_setm_mmx_operand")]
1766 : : "TARGET_MMX || TARGET_MMX_WITH_SSE"
1767 : 19 : {
1768 : 19 : if (CONST_INT_P (operands[2]))
1769 : 17 : ix86_expand_vector_set (TARGET_MMX_WITH_SSE, operands[0], operands[1],
1770 : 17 : INTVAL (operands[2]));
1771 : : else
1772 : 2 : ix86_expand_vector_set_var (operands[0], operands[1], operands[2]);
1773 : 19 : DONE;
1774 : : })
1775 : :
1776 : : ;; Avoid combining registers from different units in a single alternative,
1777 : : ;; see comment above inline_secondary_memory_needed function in i386.cc
1778 : : (define_insn_and_split "*vec_extractv2sf_0"
1779 : : [(set (match_operand:SF 0 "nonimmediate_operand" "=x, m,y ,m,f,r")
1780 : : (vec_select:SF
1781 : : (match_operand:V2SF 1 "nonimmediate_operand" " xm,x,ym,y,m,m")
1782 : : (parallel [(const_int 0)])))]
1783 : 1527 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
1784 : 10643 : && !(MEM_P (operands[0]) && MEM_P (operands[1]))"
1785 : : "#"
1786 : 1477 : "&& reload_completed"
1787 : 455 : [(set (match_dup 0) (match_dup 1))]
1788 : 77091 : "operands[1] = gen_lowpart (SFmode, operands[1]);"
1789 : 76636 : [(set_attr "mmx_isa" "*,*,native,native,*,*")])
1790 : 13688 :
1791 : 14142 : ;; Avoid combining registers from different units in a single alternative,
1792 : : ;; see comment above inline_secondary_memory_needed function in i386.cc
1793 : : (define_insn "*vec_extractv2sf_1"
1794 : 455 : [(set (match_operand:SF 0 "nonimmediate_operand" "=y,x,x,y,x,f,r")
1795 : : (vec_select:SF
1796 : : (match_operand:V2SF 1 "nonimmediate_operand" " 0,x,0,o,o,o,o")
1797 : : (parallel [(const_int 1)])))]
1798 : 4350 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
1799 : 4352 : && !(MEM_P (operands[0]) && MEM_P (operands[1]))"
1800 : : "@
1801 : 2 : punpckhdq\t%0, %0
1802 : 2 : %vmovshdup\t{%1, %0|%0, %1}
1803 : 14059 : shufps\t{$0xe5, %0, %0|%0, %0, 0xe5}
1804 : 14057 : #
1805 : 13870 : #
1806 : 27927 : #
1807 : : #"
1808 : 13742 : [(set_attr "isa" "*,sse3,noavx,*,*,*,*")
1809 : : (set_attr "mmx_isa" "native,*,*,native,*,*,*")
1810 : : (set_attr "type" "mmxcvt,sse,sseshuf1,mmxmov,ssemov,fmov,imov")
1811 : : (set (attr "length_immediate")
1812 : : (if_then_else (eq_attr "alternative" "2")
1813 : : (const_string "1")
1814 : : (const_string "*")))
1815 : : (set (attr "prefix_rep")
1816 : : (if_then_else (eq_attr "alternative" "1")
1817 : : (const_string "1")
1818 : : (const_string "*")))
1819 : : (set_attr "prefix" "orig,maybe_vex,orig,orig,orig,orig,orig")
1820 : : (set_attr "mode" "DI,V4SF,V4SF,SF,SF,SF,SF")])
1821 : :
1822 : : (define_split
1823 : : [(set (match_operand:SF 0 "register_operand")
1824 : : (vec_select:SF
1825 : : (match_operand:V2SF 1 "memory_operand")
1826 : : (parallel [(const_int 1)])))]
1827 : 37 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && reload_completed"
1828 : 31 : [(set (match_dup 0) (match_dup 1))]
1829 : 31 : "operands[1] = adjust_address (operands[1], SFmode, 4);")
1830 : :
1831 : 5127 : (define_expand "vec_extractv2sfsf"
1832 : 5158 : [(match_operand:SF 0 "register_operand")
1833 : 3909 : (match_operand:V2SF 1 "register_operand")
1834 : 3909 : (match_operand 2 "const_int_operand")]
1835 : 5158 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
1836 : 1193 : {
1837 : 1193 : ix86_expand_vector_extract (TARGET_MMX_WITH_SSE, operands[0],
1838 : 1193 : operands[1], INTVAL (operands[2]));
1839 : 1193 : DONE;
1840 : 1 : })
1841 : :
1842 : 1 : (define_expand "vec_initv2sfsf"
1843 : 1 : [(match_operand:V2SF 0 "register_operand")
1844 : 1 : (match_operand 1)]
1845 : : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && TARGET_SSE"
1846 : 1734 : {
1847 : 1734 : ix86_expand_vector_init (TARGET_MMX_WITH_SSE, operands[0],
1848 : : operands[1]);
1849 : 1734 : DONE;
1850 : : })
1851 : :
1852 : 1 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1853 : : ;;
1854 : 1 : ;; Parallel single-precision floating point rounding operations.
1855 : 1 : ;;
1856 : 1 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1857 : :
1858 : : (define_expand "nearbyintv2sf2"
1859 : : [(match_operand:V2SF 0 "register_operand")
1860 : : (match_operand:V2SF 1 "nonimmediate_operand")]
1861 : : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1862 : 2 : {
1863 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
1864 : 2 : rtx op0 = gen_reg_rtx (V4SFmode);
1865 : 1 :
1866 : 2 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1867 : :
1868 : 1 : emit_insn (gen_nearbyintv4sf2 (op0, op1));
1869 : :
1870 : 1 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1871 : 1 : DONE;
1872 : : })
1873 : :
1874 : : (define_expand "rintv2sf2"
1875 : : [(match_operand:V2SF 0 "register_operand")
1876 : : (match_operand:V2SF 1 "nonimmediate_operand")]
1877 : : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1878 : 1 : {
1879 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
1880 : 1 : rtx op0 = gen_reg_rtx (V4SFmode);
1881 : :
1882 : 1 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1883 : :
1884 : 7 : emit_insn (gen_rintv4sf2 (op0, op1));
1885 : :
1886 : 7 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1887 : 7 : DONE;
1888 : 6 : })
1889 : :
1890 : : (define_expand "lrintv2sfv2si2"
1891 : : [(match_operand:V2SI 0 "register_operand")
1892 : : (match_operand:V2SF 1 "nonimmediate_operand")]
1893 : : "TARGET_SSE4_1 && !flag_trapping_math
1894 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1895 : 1 : {
1896 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
1897 : 1 : rtx op0 = gen_reg_rtx (V4SImode);
1898 : :
1899 : 1 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1900 : 93 :
1901 : 1 : emit_insn (gen_lrintv4sfv4si2 (op0, op1));
1902 : 93 :
1903 : 94 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
1904 : 94 : DONE;
1905 : : })
1906 : :
1907 : : (define_expand "ceilv2sf2"
1908 : : [(match_operand:V2SF 0 "register_operand")
1909 : : (match_operand:V2SF 1 "nonimmediate_operand")]
1910 : : "TARGET_SSE4_1 && !flag_trapping_math
1911 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1912 : 1 : {
1913 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
1914 : 1 : rtx op0 = gen_reg_rtx (V4SFmode);
1915 : :
1916 : 1 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1917 : 4 :
1918 : 1 : emit_insn (gen_ceilv4sf2 (op0, op1));
1919 : 4 :
1920 : 5 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1921 : 5 : DONE;
1922 : : })
1923 : :
1924 : : (define_expand "lceilv2sfv2si2"
1925 : : [(match_operand:V2SI 0 "register_operand")
1926 : : (match_operand:V2SF 1 "nonimmediate_operand")]
1927 : : "TARGET_SSE4_1 && !flag_trapping_math
1928 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1929 : 1 : {
1930 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
1931 : 1 : rtx op0 = gen_reg_rtx (V4SImode);
1932 : :
1933 : 1 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1934 : 0 :
1935 : 1 : emit_insn (gen_lceilv4sfv4si2 (op0, op1));
1936 : 0 :
1937 : 1 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
1938 : 1 : DONE;
1939 : : })
1940 : :
1941 : : (define_expand "floorv2sf2"
1942 : : [(match_operand:V2SF 0 "register_operand")
1943 : : (match_operand:V2SF 1 "nonimmediate_operand")]
1944 : : "TARGET_SSE4_1 && !flag_trapping_math
1945 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1946 : 2 : {
1947 : 2 : rtx op1 = gen_reg_rtx (V4SFmode);
1948 : 2 : rtx op0 = gen_reg_rtx (V4SFmode);
1949 : :
1950 : 2 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1951 : 5 :
1952 : 2 : emit_insn (gen_floorv4sf2 (op0, op1));
1953 : 5 :
1954 : 7 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1955 : 2 : DONE;
1956 : : })
1957 : :
1958 : 5 : (define_expand "lfloorv2sfv2si2"
1959 : : [(match_operand:V2SI 0 "register_operand")
1960 : : (match_operand:V2SF 1 "nonimmediate_operand")]
1961 : : "TARGET_SSE4_1 && !flag_trapping_math
1962 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1963 : 5 : {
1964 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
1965 : 5 : rtx op0 = gen_reg_rtx (V4SImode);
1966 : 4 :
1967 : 5 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1968 : 0 :
1969 : 1 : emit_insn (gen_lfloorv4sfv4si2 (op0, op1));
1970 : 0 :
1971 : 1 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
1972 : 1 : DONE;
1973 : : })
1974 : :
1975 : 0 : (define_expand "btruncv2sf2"
1976 : : [(match_operand:V2SF 0 "register_operand")
1977 : : (match_operand:V2SF 1 "nonimmediate_operand")]
1978 : : "TARGET_SSE4_1 && !flag_trapping_math
1979 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1980 : 5 : {
1981 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
1982 : 5 : rtx op0 = gen_reg_rtx (V4SFmode);
1983 : 4 :
1984 : 5 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1985 : 0 :
1986 : 1 : emit_insn (gen_btruncv4sf2 (op0, op1));
1987 : 0 :
1988 : 1 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1989 : 1 : DONE;
1990 : : })
1991 : :
1992 : 0 : (define_expand "roundv2sf2"
1993 : : [(match_operand:V2SF 0 "register_operand")
1994 : : (match_operand:V2SF 1 "nonimmediate_operand")]
1995 : : "TARGET_SSE4_1 && !flag_trapping_math
1996 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1997 : 2 : {
1998 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
1999 : 2 : rtx op0 = gen_reg_rtx (V4SFmode);
2000 : 1 :
2001 : 2 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
2002 : 4 :
2003 : 1 : emit_insn (gen_roundv4sf2 (op0, op1));
2004 : 4 :
2005 : 5 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
2006 : 5 : DONE;
2007 : : })
2008 : :
2009 : : (define_expand "lroundv2sfv2si2"
2010 : : [(match_operand:V2SI 0 "register_operand")
2011 : : (match_operand:V2SF 1 "nonimmediate_operand")]
2012 : : "TARGET_SSE4_1 && !flag_trapping_math
2013 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
2014 : 1 : {
2015 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
2016 : 1 : rtx op0 = gen_reg_rtx (V4SImode);
2017 : :
2018 : 1 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
2019 : 4 :
2020 : 1 : emit_insn (gen_lroundv4sfv4si2 (op0, op1));
2021 : 4 :
2022 : 5 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
2023 : 5 : DONE;
2024 : : })
2025 : :
2026 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2027 : : ;;
2028 : : ;; Parallel half-precision floating point arithmetic
2029 : : ;;
2030 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2031 : :
2032 : : (define_mode_iterator VHF_32_64 [V2HF (V4HF "TARGET_MMX_WITH_SSE")])
2033 : :
2034 : : (define_mode_iterator VBF_32_64 [V2BF (V4BF "TARGET_MMX_WITH_SSE")])
2035 : :
2036 : 4 : (define_expand "divv4hf3"
2037 : : [(set (match_operand:V4HF 0 "register_operand")
2038 : 4 : (div:V4HF
2039 : 4 : (match_operand:V4HF 1 "nonimmediate_operand")
2040 : 4 : (match_operand:V4HF 2 "register_operand")))]
2041 : : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2042 : 6 : {
2043 : 6 : rtx op2 = gen_reg_rtx (V8HFmode);
2044 : 6 : rtx op1 = gen_reg_rtx (V8HFmode);
2045 : 6 : rtx op0 = gen_reg_rtx (V8HFmode);
2046 : :
2047 : 6 : emit_insn (gen_movq_v4hf_to_sse (op1, operands[1]));
2048 : 6 : rtx tmp = gen_rtx_VEC_CONCAT (V8HFmode, operands[2],
2049 : : force_reg (V4HFmode, CONST1_RTX (V4HFmode)));
2050 : 6 : emit_insn (gen_rtx_SET (op2, tmp));
2051 : 6 : emit_insn (gen_divv8hf3 (op0, op1, op2));
2052 : 6 : emit_move_insn (operands[0], lowpart_subreg (V4HFmode, op0, V8HFmode));
2053 : 6 : DONE;
2054 : : })
2055 : :
2056 : : (define_mode_attr mov_to_sse_suffix
2057 : : [(V2HF "d") (V4HF "q") (V2HI "d") (V4HI "q")])
2058 : :
2059 : : (define_mode_attr mmxxmmmode
2060 : : [(V2HF "V8HF") (V2HI "V8HI") (V2BF "V8BF")
2061 : : (V4HF "V8HF") (V4HI "V8HI") (V4BF "V8BF")])
2062 : :
2063 : : (define_mode_attr mmxxmmmodelower
2064 : : [(V2HF "v8hf") (V2HI "v8hi") (V2BF "v8bf")
2065 : : (V4HF "v8hf") (V4HI "v8hi") (V4BF "v8bf")])
2066 : :
2067 : 2 : (define_expand "movd_<mode>_to_sse"
2068 : : [(set (match_operand:<mmxxmmmode> 0 "register_operand")
2069 : 2 : (vec_merge:<mmxxmmmode>
2070 : 2 : (vec_duplicate:<mmxxmmmode>
2071 : 2 : (match_operand:V2FI_32 1 "nonimmediate_operand"))
2072 : : (match_dup 2)
2073 : : (const_int 3)))]
2074 : : "TARGET_SSE"
2075 : 97 : {
2076 : 97 : if (!flag_trapping_math)
2077 : : {
2078 : 13 : rtx op1 = force_reg (<MODE>mode, operands[1]);
2079 : 13 : emit_move_insn (operands[0],
2080 : : lowpart_subreg (<mmxxmmmode>mode, op1, <MODE>mode));
2081 : 13 : DONE;
2082 : : }
2083 : 84 : operands[2] = CONST0_RTX (<mmxxmmmode>mode);
2084 : : })
2085 : :
2086 : : (define_expand "movd_<mode>_to_sse_reg"
2087 : : [(set (match_operand:<mmxxmmmode> 0 "register_operand")
2088 : 84 : (vec_merge:<mmxxmmmode>
2089 : : (vec_duplicate:<mmxxmmmode>
2090 : : (match_operand:V2FI_32 1 "nonimmediate_operand"))
2091 : : (match_operand:<mmxxmmmode> 2 "register_operand")
2092 : 84 : (const_int 3)))]
2093 : : "TARGET_SSE")
2094 : :
2095 : : (define_expand "<insn><mode>3"
2096 : : [(set (match_operand:VHF_32_64 0 "register_operand")
2097 : 9 : (plusminusmult:VHF_32_64
2098 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")
2099 : 9 : (match_operand:VHF_32_64 2 "nonimmediate_operand")))]
2100 : 9 : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2101 : 29 : {
2102 : 27 : rtx op2 = gen_reg_rtx (V8HFmode);
2103 : 27 : rtx op1 = gen_reg_rtx (V8HFmode);
2104 : 27 : rtx op0 = gen_reg_rtx (V8HFmode);
2105 : :
2106 : 27 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op2, operands[2]));
2107 : 27 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2108 : 27 : emit_insn (gen_<insn>v8hf3 (op0, op1, op2));
2109 : :
2110 : 27 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2111 : 27 : DONE;
2112 : : })
2113 : :
2114 : : ;; VDIVNEPBF16 does not generate floating point exceptions.
2115 : : (define_expand "<insn><mode>3"
2116 : : [(set (match_operand:VBF_32_64 0 "register_operand")
2117 : : (plusminusmultdiv:VBF_32_64
2118 : : (match_operand:VBF_32_64 1 "nonimmediate_operand")
2119 : : (match_operand:VBF_32_64 2 "nonimmediate_operand")))]
2120 : : "TARGET_AVX10_2"
2121 : 10 : {
2122 : 15 : rtx op0 = gen_reg_rtx (V8BFmode);
2123 : 10 : rtx op1 = lowpart_subreg (V8BFmode,
2124 : : force_reg (<MODE>mode, operands[1]), <MODE>mode);
2125 : 42 : rtx op2 = lowpart_subreg (V8BFmode,
2126 : : force_reg (<MODE>mode, operands[2]), <MODE>mode);
2127 : 11 :
2128 : 21 : emit_insn (gen_<insn>v8bf3 (op0, op1, op2));
2129 : 11 :
2130 : 10 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8BFmode));
2131 : 10 : DONE;
2132 : : })
2133 : :
2134 : : (define_expand "divv2hf3"
2135 : : [(set (match_operand:V2HF 0 "register_operand")
2136 : : (div:V2HF
2137 : : (match_operand:V2HF 1 "nonimmediate_operand")
2138 : : (match_operand:V2HF 2 "nonimmediate_operand")))]
2139 : : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2140 : 5 : {
2141 : 5 : rtx op2 = gen_reg_rtx (V8HFmode);
2142 : 5 : rtx op1 = gen_reg_rtx (V8HFmode);
2143 : 5 : rtx op0 = gen_reg_rtx (V8HFmode);
2144 : :
2145 : 13 : emit_insn (gen_movd_v2hf_to_sse_reg (op2, operands[2],
2146 : : force_reg (V8HFmode, CONST1_RTX (V8HFmode))));
2147 : 13 : emit_insn (gen_movd_v2hf_to_sse (op1, operands[1]));
2148 : 13 : emit_insn (gen_divv8hf3 (op0, op1, op2));
2149 : 8 :
2150 : 5 : emit_move_insn (operands[0], lowpart_subreg (V2HFmode, op0, V8HFmode));
2151 : 5 : DONE;
2152 : : })
2153 : :
2154 : : (define_expand "<code><mode>3"
2155 : : [(set (match_operand:VHF_32_64 0 "register_operand")
2156 : : (smaxmin:VHF_32_64
2157 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")
2158 : : (match_operand:VHF_32_64 2 "nonimmediate_operand")))]
2159 : : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2160 : 4 : {
2161 : 4 : rtx op2 = gen_reg_rtx (V8HFmode);
2162 : 4 : rtx op1 = gen_reg_rtx (V8HFmode);
2163 : 4 : rtx op0 = gen_reg_rtx (V8HFmode);
2164 : :
2165 : 5 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op2, operands[2]));
2166 : 4 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2167 : 1 :
2168 : 5 : emit_insn (gen_<code>v8hf3 (op0, op1, op2));
2169 : 1 :
2170 : 4 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2171 : 4 : DONE;
2172 : : })
2173 : :
2174 : : (define_expand "<code><mode>3"
2175 : : [(set (match_operand:VBF_32_64 0 "register_operand")
2176 : : (smaxmin:VBF_32_64
2177 : : (match_operand:VBF_32_64 1 "nonimmediate_operand")
2178 : : (match_operand:VBF_32_64 2 "nonimmediate_operand")))]
2179 : : "TARGET_AVX10_2"
2180 : 4 : {
2181 : 4 : rtx op0 = gen_reg_rtx (V8BFmode);
2182 : 4 : rtx op1 = lowpart_subreg (V8BFmode,
2183 : : force_reg (<MODE>mode, operands[1]), <MODE>mode);
2184 : 4 : rtx op2 = lowpart_subreg (V8BFmode,
2185 : 2 : force_reg (<MODE>mode, operands[2]), <MODE>mode);
2186 : :
2187 : 6 : emit_insn (gen_<code>v8bf3 (op0, op1, op2));
2188 : 2 :
2189 : 6 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8BFmode));
2190 : 4 : DONE;
2191 : : })
2192 : :
2193 : : (define_expand "sqrt<mode>2"
2194 : : [(set (match_operand:VHF_32_64 0 "register_operand")
2195 : : (sqrt:VHF_32_64
2196 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")))]
2197 : : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2198 : 2 : {
2199 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2200 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
2201 : :
2202 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2203 : 2 : emit_insn (gen_sqrtv8hf2 (op0, op1));
2204 : 6 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2205 : 3 : DONE;
2206 : 4 : })
2207 : 5 :
2208 : 4 : (define_expand "sqrt<mode>2"
2209 : 1 : [(set (match_operand:VBF_32_64 0 "register_operand")
2210 : : (sqrt:VBF_32_64 (match_operand:VBF_32_64 1 "vector_operand")))]
2211 : : "TARGET_AVX10_2"
2212 : 0 : {
2213 : 0 : rtx op0 = gen_reg_rtx (V8BFmode);
2214 : 0 : rtx op1 = lowpart_subreg (V8BFmode,
2215 : : force_reg (<MODE>mode, operands[1]), <MODE>mode);
2216 : :
2217 : 0 : emit_insn (gen_sqrtv8bf2 (op0, op1));
2218 : 1 :
2219 : 1 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8BFmode));
2220 : 1 : DONE;
2221 : 2 : })
2222 : 1 :
2223 : 1 : (define_mode_iterator VHBF_32_64
2224 : 16 : [V2BF (V4BF "TARGET_MMX_WITH_SSE")
2225 : 57 : V2HF (V4HF "TARGET_MMX_WITH_SSE")])
2226 : :
2227 : : (define_expand "<code><mode>2"
2228 : 66 : [(set (match_operand:VHBF_32_64 0 "register_operand")
2229 : 1823 : (absneg:VHBF_32_64
2230 : 772 : (match_operand:VHBF_32_64 1 "register_operand")))]
2231 : 1499 : "TARGET_SSE"
2232 : 505 : "ix86_expand_fp_absneg_operator (<CODE>, <MODE>mode, operands); DONE;")
2233 : 2486 :
2234 : 2 : (define_insn_and_split "*mmx_<code><mode>"
2235 : : [(set (match_operand:VHBF_32_64 0 "register_operand" "=x,x,x")
2236 : 2 : (absneg:VHBF_32_64
2237 : 0 : (match_operand:VHBF_32_64 1 "register_operand" "0,x,x")))
2238 : 2 : (use (match_operand:VHBF_32_64 2 "register_operand" "x,0,x"))]
2239 : 34 : "TARGET_SSE"
2240 : : "#"
2241 : 4 : "&& reload_completed"
2242 : : [(set (match_dup 0)
2243 : 19 : (<absneg_op>:<MODE> (match_dup 1) (match_dup 2)))]
2244 : 32 : {
2245 : 27 : if (!TARGET_AVX && operands_match_p (operands[0], operands[2]))
2246 : 32 : std::swap (operands[1], operands[2]);
2247 : 7 : }
2248 : 2 : [(set_attr "isa" "noavx,noavx,avx")])
2249 : 5 :
2250 : 9 : (define_insn_and_split "*mmx_nabs<mode>2"
2251 : : [(set (match_operand:VHBF_32_64 0 "register_operand" "=x,x,x")
2252 : : (neg:VHBF_32_64
2253 : : (abs:VHBF_32_64
2254 : 9 : (match_operand:VHBF_32_64 1 "register_operand" "0,x,x"))))
2255 : : (use (match_operand:VHBF_32_64 2 "register_operand" "x,0,x"))]
2256 : 0 : "TARGET_SSE"
2257 : : "#"
2258 : 0 : "&& reload_completed"
2259 : 54 : [(set (match_dup 0)
2260 : 0 : (ior:<MODE> (match_dup 1) (match_dup 2)))])
2261 : 54 :
2262 : 54 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2263 : 54 : ;;
2264 : 0 : ;; Parallel half-precision floating point comparisons
2265 : 0 : ;;
2266 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2267 : :
2268 : : (define_expand "vec_cmpv4hfqi"
2269 : 0 : [(set (match_operand:QI 0 "register_operand")
2270 : : (match_operator:QI 1 ""
2271 : : [(match_operand:V4HF 2 "nonimmediate_operand")
2272 : : (match_operand:V4HF 3 "nonimmediate_operand")]))]
2273 : : "TARGET_MMX_WITH_SSE && TARGET_AVX512FP16 && TARGET_AVX512VL
2274 : 39 : && ix86_partial_vec_fp_math"
2275 : 18 : {
2276 : 57 : rtx ops[4];
2277 : 57 : ops[3] = gen_reg_rtx (V8HFmode);
2278 : 57 : ops[2] = gen_reg_rtx (V8HFmode);
2279 : :
2280 : 18 : emit_insn (gen_movq_v4hf_to_sse (ops[3], operands[3]));
2281 : 18 : emit_insn (gen_movq_v4hf_to_sse (ops[2], operands[2]));
2282 : 18 : emit_insn (gen_vec_cmpv8hfqi (operands[0], operands[1], ops[2], ops[3]));
2283 : 18 : DONE;
2284 : : })
2285 : :
2286 : : (define_expand "vcond_mask_<mode>v4hi"
2287 : : [(set (match_operand:V4F_64 0 "register_operand")
2288 : : (vec_merge:V4F_64
2289 : : (match_operand:V4F_64 1 "register_operand")
2290 : : (match_operand:V4F_64 2 "register_operand")
2291 : : (match_operand:V4HI 3 "register_operand")))]
2292 : : "TARGET_MMX_WITH_SSE && TARGET_SSE4_1"
2293 : 18 : {
2294 : 18 : ix86_expand_sse_movcc (operands[0], operands[3],
2295 : : operands[1], operands[2]);
2296 : 18 : DONE;
2297 : 5 : })
2298 : :
2299 : 5 : (define_expand "vcond_mask_<mode>qi"
2300 : 5 : [(set (match_operand:V4FI_64 0 "register_operand")
2301 : 5 : (vec_merge:V4FI_64
2302 : : (match_operand:V4FI_64 1 "register_operand")
2303 : : (match_operand:V4FI_64 2 "register_operand")
2304 : : (match_operand:QI 3 "register_operand")))]
2305 : : "TARGET_MMX_WITH_SSE && TARGET_AVX512BW && TARGET_AVX512VL"
2306 : 22 : {
2307 : 22 : rtx op0 = gen_reg_rtx (<mmxxmmmode>mode);
2308 : 22 : operands[1] = lowpart_subreg (<mmxxmmmode>mode, operands[1], <MODE>mode);
2309 : 22 : operands[2] = lowpart_subreg (<mmxxmmmode>mode, operands[2], <MODE>mode);
2310 : 44 : emit_insn (gen_vcond_mask_<mmxxmmmodelower>qi (op0, operands[1],
2311 : : operands[2], operands[3]));
2312 : 44 : emit_move_insn (operands[0],
2313 : 22 : lowpart_subreg (<MODE>mode, op0, <mmxxmmmode>mode));
2314 : 44 : DONE;
2315 : : })
2316 : :
2317 : : (define_expand "vec_cmpv2hfqi"
2318 : : [(set (match_operand:QI 0 "register_operand")
2319 : : (match_operator:QI 1 ""
2320 : : [(match_operand:V2HF 2 "nonimmediate_operand")
2321 : : (match_operand:V2HF 3 "nonimmediate_operand")]))]
2322 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2323 : : && ix86_partial_vec_fp_math"
2324 : 17 : {
2325 : 17 : rtx ops[4];
2326 : 17 : ops[3] = gen_reg_rtx (V8HFmode);
2327 : 17 : ops[2] = gen_reg_rtx (V8HFmode);
2328 : 3 :
2329 : 17 : emit_insn (gen_movd_v2hf_to_sse (ops[3], operands[3]));
2330 : 20 : emit_insn (gen_movd_v2hf_to_sse (ops[2], operands[2]));
2331 : 20 : emit_insn (gen_vec_cmpv8hfqi (operands[0], operands[1], ops[2], ops[3]));
2332 : 20 : DONE;
2333 : : })
2334 : :
2335 : : (define_expand "vcond_mask_<mode>v2hi"
2336 : : [(set (match_operand:V2F_32 0 "register_operand")
2337 : : (vec_merge:V2F_32
2338 : : (match_operand:V2F_32 1 "register_operand")
2339 : : (match_operand:V2F_32 2 "register_operand")
2340 : : (match_operand:V2HI 3 "register_operand")))]
2341 : : "TARGET_SSE4_1"
2342 : 18 : {
2343 : 18 : ix86_expand_sse_movcc (operands[0], operands[3],
2344 : : operands[1], operands[2]);
2345 : 18 : DONE;
2346 : 1 : })
2347 : :
2348 : 1 : (define_expand "vcond_mask_<mode>qi"
2349 : 1 : [(set (match_operand:V2FI_32 0 "register_operand")
2350 : 1 : (vec_merge:V2FI_32
2351 : : (match_operand:V2FI_32 1 "register_operand")
2352 : : (match_operand:V2FI_32 2 "register_operand")
2353 : : (match_operand:QI 3 "register_operand")))]
2354 : : "TARGET_AVX512BW && TARGET_AVX512VL"
2355 : 22 : {
2356 : 22 : rtx op0 = gen_reg_rtx (<mmxxmmmode>mode);
2357 : 22 : operands[1] = lowpart_subreg (<mmxxmmmode>mode, operands[1], <MODE>mode);
2358 : 22 : operands[2] = lowpart_subreg (<mmxxmmmode>mode, operands[2], <MODE>mode);
2359 : 28 : emit_insn (gen_vcond_mask_<mmxxmmmodelower>qi (op0, operands[1],
2360 : : operands[2], operands[3]));
2361 : 28 : emit_move_insn (operands[0],
2362 : 6 : lowpart_subreg (<MODE>mode, op0, <mmxxmmmode>mode));
2363 : 28 : DONE;
2364 : : })
2365 : :
2366 : : ;;This instruction does not generate floating point exceptions
2367 : : (define_expand "vec_cmp<mode>qi"
2368 : : [(set (match_operand:QI 0 "register_operand")
2369 : : (match_operator:QI 1 ""
2370 : : [(match_operand:VBF_32_64 2 "register_operand")
2371 : : (match_operand:VBF_32_64 3 "nonimmediate_operand")]))]
2372 : : "TARGET_AVX10_2"
2373 : 10 : {
2374 : 10 : rtx op2 = lowpart_subreg (V8BFmode,
2375 : : force_reg (<MODE>mode, operands[2]), <MODE>mode);
2376 : 10 : rtx op3 = lowpart_subreg (V8BFmode,
2377 : 1 : force_reg (<MODE>mode, operands[3]), <MODE>mode);
2378 : :
2379 : 11 : emit_insn (gen_vec_cmpv8bfqi (operands[0], operands[1], op2, op3));
2380 : 11 : DONE;
2381 : 1 : })
2382 : :
2383 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2384 : : ;;
2385 : : ;; Parallel half-precision floating point rounding operations.
2386 : : ;;
2387 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2388 : :
2389 : : (define_expand "btrunc<mode>2"
2390 : : [(match_operand:VHF_32_64 0 "register_operand")
2391 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2392 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2393 : : && ix86_partial_vec_fp_math
2394 : 2 : && !flag_trapping_math"
2395 : 2 : {
2396 : 4 : rtx op1 = gen_reg_rtx (V8HFmode);
2397 : 4 : rtx op0 = gen_reg_rtx (V8HFmode);
2398 : 2 :
2399 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2400 : 2 : emit_insn (gen_btruncv8hf2 (op0, op1));
2401 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2402 : :
2403 : 2 : DONE;
2404 : : })
2405 : :
2406 : : (define_expand "nearbyint<mode>2"
2407 : : [(match_operand:VHF_32_64 0 "register_operand")
2408 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2409 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2410 : : && ix86_partial_vec_fp_math"
2411 : 2 : {
2412 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2413 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
2414 : :
2415 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2416 : 3 : emit_insn (gen_nearbyintv8hf2 (op0, op1));
2417 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2418 : 1 :
2419 : 3 : DONE;
2420 : 1 : })
2421 : :
2422 : : (define_expand "rint<mode>2"
2423 : : [(match_operand:VHF_32_64 0 "register_operand")
2424 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2425 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2426 : : && ix86_partial_vec_fp_math"
2427 : 2 : {
2428 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2429 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
2430 : :
2431 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2432 : 3 : emit_insn (gen_rintv8hf2 (op0, op1));
2433 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2434 : 1 :
2435 : 3 : DONE;
2436 : 1 : })
2437 : :
2438 : : (define_expand "lrint<mode><mmxintvecmodelower>2"
2439 : : [(match_operand:<mmxintvecmode> 0 "register_operand")
2440 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2441 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2442 : : && ix86_partial_vec_fp_math"
2443 : 0 : {
2444 : 0 : rtx op1 = gen_reg_rtx (V8HFmode);
2445 : 0 : rtx op0 = gen_reg_rtx (V8HFmode);
2446 : :
2447 : 0 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2448 : 0 : emit_insn (gen_lrintv8hfv8hi2 (op0, op1));
2449 : 0 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2450 : 0 :
2451 : 0 : DONE;
2452 : 0 : })
2453 : :
2454 : : (define_expand "floor<mode>2"
2455 : : [(match_operand:VHF_32_64 0 "register_operand")
2456 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2457 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2458 : : && ix86_partial_vec_fp_math
2459 : : && !flag_trapping_math"
2460 : 2 : {
2461 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2462 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
2463 : :
2464 : 3 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2465 : 2 : emit_insn (gen_floorv8hf2 (op0, op1));
2466 : 3 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2467 : 1 :
2468 : 3 : DONE;
2469 : : })
2470 : :
2471 : : (define_expand "lfloor<mode><mmxintvecmodelower>2"
2472 : : [(match_operand:<mmxintvecmode> 0 "register_operand")
2473 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2474 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2475 : : && ix86_partial_vec_fp_math
2476 : : && !flag_trapping_math"
2477 : 0 : {
2478 : 0 : rtx op1 = gen_reg_rtx (V8HFmode);
2479 : 0 : rtx op0 = gen_reg_rtx (V8HFmode);
2480 : :
2481 : 1 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2482 : 0 : emit_insn (gen_lfloorv8hfv8hi2 (op0, op1));
2483 : 1 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2484 : 1 :
2485 : 1 : DONE;
2486 : : })
2487 : :
2488 : : (define_expand "ceil<mode>2"
2489 : : [(match_operand:VHF_32_64 0 "register_operand")
2490 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2491 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2492 : : && ix86_partial_vec_fp_math
2493 : : && !flag_trapping_math"
2494 : 2 : {
2495 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2496 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
2497 : :
2498 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2499 : 2 : emit_insn (gen_ceilv8hf2 (op0, op1));
2500 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2501 : 0 :
2502 : 2 : DONE;
2503 : : })
2504 : :
2505 : : (define_expand "lceil<mode><mmxintvecmodelower>2"
2506 : : [(match_operand:<mmxintvecmode> 0 "register_operand")
2507 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2508 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2509 : : && ix86_partial_vec_fp_math
2510 : : && !flag_trapping_math"
2511 : 0 : {
2512 : 0 : rtx op1 = gen_reg_rtx (V8HFmode);
2513 : 0 : rtx op0 = gen_reg_rtx (V8HFmode);
2514 : :
2515 : 3 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2516 : 0 : emit_insn (gen_lceilv8hfv8hi2 (op0, op1));
2517 : 3 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2518 : 3 :
2519 : 3 : DONE;
2520 : : })
2521 : :
2522 : : (define_expand "round<mode>2"
2523 : : [(match_operand:VHF_32_64 0 "register_operand")
2524 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2525 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2526 : : && ix86_partial_vec_fp_math
2527 : : && !flag_trapping_math"
2528 : 2 : {
2529 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2530 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
2531 : :
2532 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2533 : 2 : emit_insn (gen_roundv8hf2 (op0, op1));
2534 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2535 : 0 :
2536 : 2 : DONE;
2537 : : })
2538 : :
2539 : : (define_expand "lround<mode><mmxintvecmodelower>2"
2540 : : [(match_operand:<mmxintvecmode> 0 "register_operand")
2541 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2542 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2543 : : && ix86_partial_vec_fp_math
2544 : : && !flag_trapping_math"
2545 : 0 : {
2546 : 0 : rtx op1 = gen_reg_rtx (V8HFmode);
2547 : 0 : rtx op0 = gen_reg_rtx (V8HFmode);
2548 : :
2549 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2550 : 0 : emit_insn (gen_lroundv8hfv8hi2 (op0, op1));
2551 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2552 : 2 :
2553 : 2 : DONE;
2554 : : })
2555 : :
2556 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2557 : : ;;
2558 : : ;; Parallel half-precision floating point logical operations
2559 : : ;;
2560 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2561 : :
2562 : : (define_insn "*mmx_andnot<mode>3"
2563 : : [(set (match_operand:VHBF_32_64 0 "register_operand" "=x,x")
2564 : : (and:VHBF_32_64
2565 : : (not:VHBF_32_64
2566 : 0 : (match_operand:VHBF_32_64 1 "register_operand" "0,x"))
2567 : : (match_operand:VHBF_32_64 2 "register_operand" "x,x")))]
2568 : 2 : "TARGET_SSE"
2569 : 0 : "@
2570 : 0 : andnps\t{%2, %0|%0, %2}
2571 : : vandnps\t{%2, %1, %0|%0, %1, %2}"
2572 : 4 : [(set_attr "isa" "noavx,avx")
2573 : 4 : (set_attr "type" "sselog")
2574 : : (set_attr "prefix" "orig,vex")
2575 : 4 : (set_attr "mode" "V4SF")])
2576 : :
2577 : : (define_insn "<code><mode>3"
2578 : : [(set (match_operand:VHBF_32_64 0 "register_operand" "=x,x")
2579 : : (any_logic:VHBF_32_64
2580 : : (match_operand:VHBF_32_64 1 "register_operand" "%0,x")
2581 : : (match_operand:VHBF_32_64 2 "register_operand" " x,x")))]
2582 : 45 : "TARGET_SSE"
2583 : : "@
2584 : : <logic>ps\t{%2, %0|%0, %2}
2585 : : v<logic>ps\t{%2, %1, %0|%0, %1, %2}"
2586 : 75 : [(set_attr "isa" "noavx,avx")
2587 : 75 : (set_attr "type" "sselog,sselog")
2588 : 58 : (set_attr "prefix" "orig,vex")
2589 : : (set_attr "mode" "V4SF")])
2590 : 58 :
2591 : : (define_expand "copysign<mode>3"
2592 : : [(set (match_dup 4)
2593 : : (and:VHBF_32_64
2594 : : (not:VHBF_32_64 (match_dup 3))
2595 : : (match_operand:VHBF_32_64 1 "register_operand")))
2596 : : (set (match_dup 5)
2597 : : (and:VHBF_32_64 (match_dup 3)
2598 : : (match_operand:VHBF_32_64 2 "register_operand")))
2599 : : (set (match_operand:VHBF_32_64 0 "register_operand")
2600 : : (ior:VHBF_32_64 (match_dup 4) (match_dup 5)))]
2601 : : "TARGET_SSE"
2602 : 3 : {
2603 : 3 : operands[3] = ix86_build_signbit_mask (<MODE>mode, true, false);
2604 : :
2605 : 3 : operands[4] = gen_reg_rtx (<MODE>mode);
2606 : 3 : operands[5] = gen_reg_rtx (<MODE>mode);
2607 : : })
2608 : :
2609 : : (define_expand "xorsign<mode>3"
2610 : : [(set (match_dup 4)
2611 : 3 : (and:VHBF_32_64 (match_dup 3)
2612 : : (match_operand:VHBF_32_64 2 "register_operand")))
2613 : : (set (match_operand:VHBF_32_64 0 "register_operand")
2614 : : (xor:VHBF_32_64 (match_dup 4)
2615 : : (match_operand:VHBF_32_64 1 "register_operand")))]
2616 : : "TARGET_SSE"
2617 : 5 : {
2618 : 2 : operands[3] = ix86_build_signbit_mask (<MODE>mode, true, false);
2619 : :
2620 : 2 : operands[4] = gen_reg_rtx (<MODE>mode);
2621 : : })
2622 : 2 :
2623 : : (define_expand "signbit<mode>2"
2624 : 2 : [(set (match_operand:<mmxintvecmode> 0 "register_operand")
2625 : 4 : (lshiftrt:<mmxintvecmode>
2626 : 2 : (subreg:<mmxintvecmode>
2627 : : (match_operand:VHBF_32_64 1 "register_operand") 0)
2628 : : (match_dup 2)))]
2629 : : "TARGET_SSE2"
2630 : 2 : {
2631 : 0 : operands[1] = force_reg (<MODE>mode, operands[1]);
2632 : 0 : operands[2] = GEN_INT (GET_MODE_UNIT_BITSIZE (<MODE>mode)-1);
2633 : : })
2634 : :
2635 : 4 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2636 : : ;;
2637 : 4 : ;; Parallel half-precision FMA multiply/accumulate instructions.
2638 : 4 : ;;
2639 : 4 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2640 : :
2641 : 0 : (define_expand "fma<mode>4"
2642 : : [(set (match_operand:VHF_32_64 0 "register_operand")
2643 : : (fma:VHF_32_64
2644 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")
2645 : : (match_operand:VHF_32_64 2 "nonimmediate_operand")
2646 : 4 : (match_operand:VHF_32_64 3 "nonimmediate_operand")))]
2647 : : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2648 : 6 : {
2649 : 6 : rtx op3 = gen_reg_rtx (V8HFmode);
2650 : 6 : rtx op2 = gen_reg_rtx (V8HFmode);
2651 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2652 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
2653 : :
2654 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op3, operands[3]));
2655 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op2, operands[2]));
2656 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2657 : :
2658 : 2 : emit_insn (gen_fmav8hf4 (op0, op1, op2, op3));
2659 : :
2660 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2661 : 2 : DONE;
2662 : : })
2663 : :
2664 : : (define_expand "fms<mode>4"
2665 : : [(set (match_operand:VHF_32_64 0 "register_operand")
2666 : : (fma:VHF_32_64
2667 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")
2668 : : (match_operand:VHF_32_64 2 "nonimmediate_operand")
2669 : : (neg:VHF_32_64
2670 : : (match_operand:VHF_32_64 3 "nonimmediate_operand"))))]
2671 : : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2672 : 2 : {
2673 : 2 : rtx op3 = gen_reg_rtx (V8HFmode);
2674 : 2 : rtx op2 = gen_reg_rtx (V8HFmode);
2675 : 4 : rtx op1 = gen_reg_rtx (V8HFmode);
2676 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
2677 : 2 :
2678 : 4 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op3, operands[3]));
2679 : 4 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op2, operands[2]));
2680 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2681 : :
2682 : 2 : emit_insn (gen_fmsv8hf4 (op0, op1, op2, op3));
2683 : :
2684 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2685 : 2 : DONE;
2686 : : })
2687 : :
2688 : : (define_expand "fnma<mode>4"
2689 : : [(set (match_operand:VHF_32_64 0 "register_operand")
2690 : : (fma:VHF_32_64
2691 : : (neg:VHF_32_64
2692 : : (match_operand:VHF_32_64 1 "nonimmediate_operand"))
2693 : : (match_operand:VHF_32_64 2 "nonimmediate_operand")
2694 : : (match_operand:VHF_32_64 3 "nonimmediate_operand")))]
2695 : : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2696 : 2 : {
2697 : 2 : rtx op3 = gen_reg_rtx (V8HFmode);
2698 : 2 : rtx op2 = gen_reg_rtx (V8HFmode);
2699 : 4 : rtx op1 = gen_reg_rtx (V8HFmode);
2700 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
2701 : 2 :
2702 : 4 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op3, operands[3]));
2703 : 4 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op2, operands[2]));
2704 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2705 : :
2706 : 2 : emit_insn (gen_fnmav8hf4 (op0, op1, op2, op3));
2707 : :
2708 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2709 : 2 : DONE;
2710 : : })
2711 : :
2712 : : (define_expand "fnms<mode>4"
2713 : : [(set (match_operand:VHF_32_64 0 "register_operand" "=v,v,x")
2714 : : (fma:VHF_32_64
2715 : : (neg:VHF_32_64
2716 : : (match_operand:VHF_32_64 1 "nonimmediate_operand"))
2717 : : (match_operand:VHF_32_64 2 "nonimmediate_operand")
2718 : : (neg:VHF_32_64
2719 : : (match_operand:VHF_32_64 3 "nonimmediate_operand"))))]
2720 : : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2721 : 2 : {
2722 : 2 : rtx op3 = gen_reg_rtx (V8HFmode);
2723 : 4 : rtx op2 = gen_reg_rtx (V8HFmode);
2724 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2725 : 4 : rtx op0 = gen_reg_rtx (V8HFmode);
2726 : 2 :
2727 : 4 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op3, operands[3]));
2728 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op2, operands[2]));
2729 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2730 : :
2731 : 2 : emit_insn (gen_fnmsv8hf4 (op0, op1, op2, op3));
2732 : :
2733 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2734 : 2 : DONE;
2735 : : })
2736 : :
2737 : : (define_expand "vec_fmaddsubv4hf4"
2738 : : [(match_operand:V4HF 0 "register_operand")
2739 : : (match_operand:V4HF 1 "nonimmediate_operand")
2740 : : (match_operand:V4HF 2 "nonimmediate_operand")
2741 : : (match_operand:V4HF 3 "nonimmediate_operand")]
2742 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2743 : : && TARGET_MMX_WITH_SSE
2744 : : && ix86_partial_vec_fp_math"
2745 : 1 : {
2746 : 1 : rtx op3 = gen_reg_rtx (V8HFmode);
2747 : 1 : rtx op2 = gen_reg_rtx (V8HFmode);
2748 : 1 : rtx op1 = gen_reg_rtx (V8HFmode);
2749 : 3 : rtx op0 = gen_reg_rtx (V8HFmode);
2750 : :
2751 : 3 : emit_insn (gen_movq_v4hf_to_sse (op3, operands[3]));
2752 : 3 : emit_insn (gen_movq_v4hf_to_sse (op2, operands[2]));
2753 : 3 : emit_insn (gen_movq_v4hf_to_sse (op1, operands[1]));
2754 : :
2755 : 1 : emit_insn (gen_vec_fmaddsubv8hf4 (op0, op1, op2, op3));
2756 : :
2757 : 1 : emit_move_insn (operands[0], lowpart_subreg (V4HFmode, op0, V8HFmode));
2758 : 1 : DONE;
2759 : : })
2760 : :
2761 : : (define_expand "vec_fmsubaddv4hf4"
2762 : : [(match_operand:V4HF 0 "register_operand")
2763 : : (match_operand:V4HF 1 "nonimmediate_operand")
2764 : : (match_operand:V4HF 2 "nonimmediate_operand")
2765 : : (match_operand:V4HF 3 "nonimmediate_operand")]
2766 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2767 : : && ix86_partial_vec_fp_math
2768 : : && TARGET_MMX_WITH_SSE"
2769 : 1 : {
2770 : 1 : rtx op3 = gen_reg_rtx (V8HFmode);
2771 : 1 : rtx op2 = gen_reg_rtx (V8HFmode);
2772 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2773 : 1 : rtx op0 = gen_reg_rtx (V8HFmode);
2774 : 1 :
2775 : 2 : emit_insn (gen_movq_v4hf_to_sse (op3, operands[3]));
2776 : 2 : emit_insn (gen_movq_v4hf_to_sse (op2, operands[2]));
2777 : 1 : emit_insn (gen_movq_v4hf_to_sse (op1, operands[1]));
2778 : :
2779 : 1 : emit_insn (gen_vec_fmsubaddv8hf4 (op0, op1, op2, op3));
2780 : :
2781 : 1 : emit_move_insn (operands[0], lowpart_subreg (V4HFmode, op0, V8HFmode));
2782 : 1 : DONE;
2783 : : })
2784 : :
2785 : : (define_expand "fma<mode>4"
2786 : : [(set (match_operand:VBF_32_64 0 "register_operand")
2787 : : (fma:VBF_32_64
2788 : : (match_operand:VBF_32_64 1 "nonimmediate_operand")
2789 : : (match_operand:VBF_32_64 2 "nonimmediate_operand")
2790 : : (match_operand:VBF_32_64 3 "nonimmediate_operand")))]
2791 : : "TARGET_AVX10_2"
2792 : 2 : {
2793 : 2 : rtx op0 = gen_reg_rtx (V8BFmode);
2794 : 2 : rtx op1 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[1]), <MODE>mode);
2795 : 2 : rtx op2 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[2]), <MODE>mode);
2796 : 3 : rtx op3 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[3]), <MODE>mode);
2797 : :
2798 : 3 : emit_insn (gen_fmav8bf4 (op0, op1, op2, op3));
2799 : 1 :
2800 : 3 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8BFmode));
2801 : 2 : DONE;
2802 : : })
2803 : :
2804 : : (define_expand "fms<mode>4"
2805 : : [(set (match_operand:VBF_32_64 0 "register_operand")
2806 : : (fma:VBF_32_64
2807 : : (match_operand:VBF_32_64 1 "nonimmediate_operand")
2808 : : (match_operand:VBF_32_64 2 "nonimmediate_operand")
2809 : : (neg:VBF_32_64
2810 : : (match_operand:VBF_32_64 3 "nonimmediate_operand"))))]
2811 : : "TARGET_AVX10_2"
2812 : 2 : {
2813 : 2 : rtx op0 = gen_reg_rtx (V8BFmode);
2814 : 2 : rtx op1 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[1]), <MODE>mode);
2815 : 4 : rtx op2 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[2]), <MODE>mode);
2816 : 2 : rtx op3 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[3]), <MODE>mode);
2817 : 2 :
2818 : 4 : emit_insn (gen_fmsv8bf4 (op0, op1, op2, op3));
2819 : 2 :
2820 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8BFmode));
2821 : 2 : DONE;
2822 : : })
2823 : :
2824 : : (define_expand "fnma<mode>4"
2825 : : [(set (match_operand:VBF_32_64 0 "register_operand")
2826 : : (fma:VBF_32_64
2827 : : (neg:VBF_32_64
2828 : : (match_operand:VBF_32_64 1 "nonimmediate_operand"))
2829 : : (match_operand:VBF_32_64 2 "nonimmediate_operand")
2830 : : (match_operand:VBF_32_64 3 "nonimmediate_operand")))]
2831 : : "TARGET_AVX10_2"
2832 : 2 : {
2833 : 2 : rtx op0 = gen_reg_rtx (V8BFmode);
2834 : 2 : rtx op1 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[1]), <MODE>mode);
2835 : 6 : rtx op2 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[2]), <MODE>mode);
2836 : 2 : rtx op3 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[3]), <MODE>mode);
2837 : 4 :
2838 : 6 : emit_insn (gen_fnmav8bf4 (op0, op1, op2, op3));
2839 : 4 :
2840 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8BFmode));
2841 : 2 : DONE;
2842 : : })
2843 : :
2844 : : (define_expand "fnms<mode>4"
2845 : : [(set (match_operand:VBF_32_64 0 "register_operand")
2846 : : (fma:VBF_32_64
2847 : : (neg:VBF_32_64
2848 : : (match_operand:VBF_32_64 1 "nonimmediate_operand"))
2849 : : (match_operand:VBF_32_64 2 "nonimmediate_operand")
2850 : : (neg:VBF_32_64
2851 : : (match_operand:VBF_32_64 3 "nonimmediate_operand"))))]
2852 : : "TARGET_AVX10_2"
2853 : 2 : {
2854 : 2 : rtx op0 = gen_reg_rtx (V8BFmode);
2855 : 6 : rtx op1 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[1]), <MODE>mode);
2856 : 2 : rtx op2 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[2]), <MODE>mode);
2857 : 6 : rtx op3 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[3]), <MODE>mode);
2858 : 4 :
2859 : 6 : emit_insn (gen_fnmsv8bf4 (op0, op1, op2, op3));
2860 : :
2861 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8BFmode));
2862 : 2 : DONE;
2863 : : })
2864 : :
2865 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2866 : : ;;
2867 : : ;; Parallel half-precision floating point complex type operations
2868 : : ;;
2869 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2870 : :
2871 : : (define_expand "cmlav4hf4"
2872 : : [(match_operand:V4HF 0 "register_operand")
2873 : : (match_operand:V4HF 1 "vector_operand")
2874 : : (match_operand:V4HF 2 "vector_operand")
2875 : : (match_operand:V4HF 3 "vector_operand")]
2876 : : "TARGET_AVX512FP16 && TARGET_AVX512VL"
2877 : 3 : {
2878 : 1 : rtx op3 = gen_reg_rtx (V8HFmode);
2879 : 3 : rtx op2 = gen_reg_rtx (V8HFmode);
2880 : 3 : rtx op1 = gen_reg_rtx (V8HFmode);
2881 : 3 : rtx op0 = gen_reg_rtx (V8HFmode);
2882 : :
2883 : 1 : emit_insn (gen_movq_v4hf_to_sse (op3, operands[3]));
2884 : 1 : emit_insn (gen_movq_v4hf_to_sse (op2, operands[2]));
2885 : 1 : emit_insn (gen_movq_v4hf_to_sse (op1, operands[1]));
2886 : :
2887 : 1 : emit_insn (gen_cmlav8hf4 (op0, op1, op2, op3));
2888 : :
2889 : 1 : emit_move_insn (operands[0], lowpart_subreg (V4HFmode, op0, V8HFmode));
2890 : 1 : DONE;
2891 : : })
2892 : :
2893 : : (define_expand "cmla_conjv4hf4"
2894 : : [(match_operand:V4HF 0 "register_operand")
2895 : : (match_operand:V4HF 1 "vector_operand")
2896 : : (match_operand:V4HF 2 "vector_operand")
2897 : : (match_operand:V4HF 3 "vector_operand")]
2898 : : "TARGET_AVX512FP16 && TARGET_AVX512VL"
2899 : 1 : {
2900 : 1 : rtx op3 = gen_reg_rtx (V8HFmode);
2901 : 1 : rtx op2 = gen_reg_rtx (V8HFmode);
2902 : 1 : rtx op1 = gen_reg_rtx (V8HFmode);
2903 : 1 : rtx op0 = gen_reg_rtx (V8HFmode);
2904 : 3 :
2905 : 1 : emit_insn (gen_movq_v4hf_to_sse (op3, operands[3]));
2906 : 4 : emit_insn (gen_movq_v4hf_to_sse (op2, operands[2]));
2907 : 4 : emit_insn (gen_movq_v4hf_to_sse (op1, operands[1]));
2908 : 3 :
2909 : 1 : emit_insn (gen_cmla_conjv8hf4 (op0, op1, op2, op3));
2910 : :
2911 : 1 : emit_move_insn (operands[0], lowpart_subreg (V4HFmode, op0, V8HFmode));
2912 : 1 : DONE;
2913 : : })
2914 : :
2915 : : (define_expand "cmulv4hf3"
2916 : : [(match_operand:V4HF 0 "register_operand")
2917 : : (match_operand:V4HF 1 "vector_operand")
2918 : : (match_operand:V4HF 2 "vector_operand")]
2919 : : "TARGET_AVX512FP16 && TARGET_AVX512VL"
2920 : 1 : {
2921 : 1 : rtx op2 = gen_reg_rtx (V8HFmode);
2922 : 1 : rtx op1 = gen_reg_rtx (V8HFmode);
2923 : 1 : rtx op0 = gen_reg_rtx (V8HFmode);
2924 : :
2925 : 1 : emit_insn (gen_movq_v4hf_to_sse (op2, operands[2]));
2926 : 2 : emit_insn (gen_movq_v4hf_to_sse (op1, operands[1]));
2927 : :
2928 : 2 : emit_insn (gen_cmulv8hf3 (op0, op1, op2));
2929 : 2 : emit_move_insn (operands[0], lowpart_subreg (V4HFmode, op0, V8HFmode));
2930 : 2 : DONE;
2931 : : })
2932 : :
2933 : : (define_expand "cmul_conjv4hf3"
2934 : : [(match_operand:V4HF 0 "register_operand")
2935 : : (match_operand:V4HF 1 "vector_operand")
2936 : : (match_operand:V4HF 2 "vector_operand")]
2937 : : "TARGET_AVX512FP16 && TARGET_AVX512VL"
2938 : 1 : {
2939 : 1 : rtx op2 = gen_reg_rtx (V8HFmode);
2940 : 1 : rtx op1 = gen_reg_rtx (V8HFmode);
2941 : 1 : rtx op0 = gen_reg_rtx (V8HFmode);
2942 : :
2943 : 2 : emit_insn (gen_movq_v4hf_to_sse (op2, operands[2]));
2944 : 1 : emit_insn (gen_movq_v4hf_to_sse (op1, operands[1]));
2945 : 1 :
2946 : 2 : emit_insn (gen_cmul_conjv8hf3 (op0, op1, op2));
2947 : 2 : emit_move_insn (operands[0], lowpart_subreg (V4HFmode, op0, V8HFmode));
2948 : 1 : DONE;
2949 : : })
2950 : :
2951 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2952 : : ;;
2953 : : ;; Parallel half-precision floating point conversion operations
2954 : : ;;
2955 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2956 : :
2957 : : (define_expand "fix<fixunssuffix>_trunc<mode><mmxintvecmodelower>2"
2958 : : [(set (match_operand:<mmxintvecmode> 0 "register_operand")
2959 : : (any_fix:<mmxintvecmode>
2960 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")))]
2961 : 1 : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2962 : 8 : {
2963 : 9 : rtx op1 = gen_reg_rtx (V8HFmode);
2964 : 9 : rtx op0 = gen_reg_rtx (V8HImode);
2965 : 1 :
2966 : 8 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2967 : :
2968 : 8 : emit_insn (gen_fix<fixunssuffix>_truncv8hfv8hi2 (op0, op1));
2969 : :
2970 : 8 : emit_move_insn (operands[0],
2971 : : lowpart_subreg (<mmxintvecmode>mode, op0, V8HImode));
2972 : 8 : DONE;
2973 : : })
2974 : :
2975 : : (define_expand "fix<fixunssuffix>_truncv2hfv2si2"
2976 : : [(set (match_operand:V2SI 0 "register_operand")
2977 : : (any_fix:V2SI
2978 : : (match_operand:V2HF 1 "nonimmediate_operand")))]
2979 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2980 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
2981 : 2 : {
2982 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2983 : 2 : rtx op0 = gen_reg_rtx (V4SImode);
2984 : :
2985 : 8 : emit_insn (gen_movd_v2hf_to_sse (op1, operands[1]));
2986 : :
2987 : 8 : emit_insn (gen_avx512fp16_fix<fixunssuffix>_truncv4si2 (op0, op1));
2988 : 6 :
2989 : 8 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
2990 : 2 : DONE;
2991 : : })
2992 : :
2993 : : (define_expand "float<floatunssuffix><mmxintvecmodelower><mode>2"
2994 : : [(set (match_operand:VHF_32_64 0 "register_operand")
2995 : : (any_float:VHF_32_64
2996 : : (match_operand:<mmxintvecmode> 1 "nonimmediate_operand")))]
2997 : : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2998 : 8 : {
2999 : 8 : rtx op1 = gen_reg_rtx (V8HImode);
3000 : 8 : rtx op0 = gen_reg_rtx (V8HFmode);
3001 : :
3002 : 8 : rtx (*gen_movd_sse) (rtx, rtx)
3003 : 4 : = gen_mov<mov_to_sse_suffix>_<mmxintvecmodelower>_to_sse;
3004 : 8 : emit_insn (gen_movd_sse (op1, operands[1]));
3005 : 4 :
3006 : 12 : emit_insn (gen_float<floatunssuffix>v8hiv8hf2 (op0, op1));
3007 : 4 :
3008 : 8 : emit_move_insn (operands[0],
3009 : : lowpart_subreg (<MODE>mode, op0, V8HFmode));
3010 : 8 : DONE;
3011 : : })
3012 : :
3013 : : (define_expand "float<floatunssuffix>v2siv2hf2"
3014 : : [(set (match_operand:V2HF 0 "register_operand")
3015 : : (any_float:V2HF
3016 : : (match_operand:V2SI 1 "nonimmediate_operand")))]
3017 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
3018 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
3019 : 2 : {
3020 : 2 : rtx op1 = gen_reg_rtx (V4SImode);
3021 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
3022 : :
3023 : 80 : emit_insn (gen_movq_v2si_to_sse (op1, operands[1]));
3024 : :
3025 : 80 : emit_insn (gen_avx512fp16_float<floatunssuffix>v4siv4hf2 (op0, op1));
3026 : 78 :
3027 : 80 : emit_move_insn (operands[0], lowpart_subreg (V2HFmode, op0, V8HFmode));
3028 : 2 : DONE;
3029 : : })
3030 : :
3031 : : (define_expand "extendv2hfv2sf2"
3032 : : [(set (match_operand:V2SF 0 "register_operand")
3033 : : (float_extend:V2SF
3034 : : (match_operand:V2HF 1 "nonimmediate_operand")))]
3035 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
3036 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
3037 : 1 : {
3038 : 1 : rtx op1 = gen_reg_rtx (V8HFmode);
3039 : 1 : rtx op0 = gen_reg_rtx (V4SFmode);
3040 : :
3041 : 2 : emit_insn (gen_movd_v2hf_to_sse (op1, operands[1]));
3042 : 1 :
3043 : 2 : emit_insn (gen_avx512fp16_float_extend_phv4sf2 (op0, op1));
3044 : 2 :
3045 : 2 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
3046 : 2 : DONE;
3047 : : })
3048 : :
3049 : : (define_expand "truncv2sfv2hf2"
3050 : : [(set (match_operand:V2HF 0 "register_operand")
3051 : : (float_truncate:V2HF
3052 : : (match_operand:V2SF 1 "nonimmediate_operand")))]
3053 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
3054 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
3055 : 1 : {
3056 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
3057 : 1 : rtx op0 = gen_reg_rtx (V8HFmode);
3058 : :
3059 : 1 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
3060 : 0 :
3061 : 1 : emit_insn (gen_avx512fp16_truncv4sfv4hf2 (op0, op1));
3062 : 0 :
3063 : 1 : emit_move_insn (operands[0], lowpart_subreg (V2HFmode, op0, V8HFmode));
3064 : 1 : DONE;
3065 : : })
3066 : :
3067 : : (define_expand "truncv2sfv2bf2"
3068 : : [(set (match_operand:V2BF 0 "register_operand")
3069 : : (float_truncate:V2BF
3070 : : (match_operand:V2SF 1 "nonimmediate_operand")))]
3071 : : "TARGET_SSSE3 && TARGET_MMX_WITH_SSE
3072 : : && !HONOR_NANS (BFmode) && !flag_rounding_math
3073 : : && (flag_unsafe_math_optimizations
3074 : : || TARGET_AVXNECONVERT
3075 : : || (TARGET_AVX512BF16 && TARGET_AVX512VL))"
3076 : 2 : {
3077 : 35 : rtx op1 = gen_reg_rtx (V4SFmode);
3078 : 2 : rtx op0 = gen_reg_rtx (V4BFmode);
3079 : 33 :
3080 : 35 : emit_move_insn (op1, lowpart_subreg (V4SFmode,
3081 : 33 : force_reg (V2SFmode, operands[1]),
3082 : : V2SFmode));
3083 : 2 : emit_insn (gen_truncv4sfv4bf2 (op0, op1));
3084 : :
3085 : 2 : emit_move_insn (operands[0], lowpart_subreg (V2BFmode, op0, V4BFmode));
3086 : 2 : DONE;
3087 : : })
3088 : :
3089 : : (define_expand "extendv2bfv2sf2"
3090 : : [(set (match_operand:V2SF 0 "register_operand")
3091 : : (float_extend:V2SF
3092 : : (match_operand:V2BF 1 "nonimmediate_operand")))]
3093 : : "TARGET_SSE2 && TARGET_MMX_WITH_SSE && !HONOR_NANS (BFmode)"
3094 : 2 : {
3095 : 2 : rtx op0 = gen_reg_rtx (V4SFmode);
3096 : 2 : rtx op1 = gen_reg_rtx (V4BFmode);
3097 : :
3098 : 2 : emit_move_insn (op1, lowpart_subreg (V4BFmode,
3099 : 33 : force_reg (V2BFmode, operands[1]),
3100 : : V2BFmode));
3101 : 35 : emit_insn (gen_extendv4bfv4sf2 (op0, op1));
3102 : 33 :
3103 : 35 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
3104 : 2 : DONE;
3105 : : })
3106 : :
3107 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
3108 : : ;;
3109 : : ;; Parallel integral arithmetic
3110 : : ;;
3111 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
3112 : :
3113 : : (define_expand "neg<mode>2"
3114 : : [(set (match_operand:MMXMODEI 0 "register_operand")
3115 : : (minus:MMXMODEI
3116 : : (match_dup 2)
3117 : 40 : (match_operand:MMXMODEI 1 "register_operand")))]
3118 : : "TARGET_MMX_WITH_SSE"
3119 : 117 : "operands[2] = force_reg (<MODE>mode, CONST0_RTX (<MODE>mode));")
3120 : 40 :
3121 : 40 : (define_expand "neg<mode>2"
3122 : : [(set (match_operand:VI_32 0 "register_operand")
3123 : 77 : (minus:VI_32
3124 : : (match_dup 2)
3125 : : (match_operand:VI_32 1 "register_operand")))]
3126 : : "TARGET_SSE2"
3127 : 79 : "operands[2] = force_reg (<MODE>mode, CONST0_RTX (<MODE>mode));")
3128 : :
3129 : : (define_insn "negv2qi2"
3130 : : [(set (match_operand:V2QI 0 "register_operand" "=?Q,&Yw")
3131 : 2 : (neg:V2QI
3132 : 102 : (match_operand:V2QI 1 "register_operand" "0,Yw")))
3133 : : (clobber (reg:CC FLAGS_REG))]
3134 : 112 : "!TARGET_PARTIAL_REG_STALL || optimize_size || TARGET_SSE2"
3135 : 104 : "#"
3136 : 105 : [(set_attr "isa" "*,sse2")
3137 : 3 : (set_attr "type" "multi")
3138 : : (set_attr "mode" "QI,TI")
3139 : : (set (attr "enabled")
3140 : 46 : (cond [(and (eq_attr "alternative" "0")
3141 : : (and (match_test "TARGET_PARTIAL_REG_STALL")
3142 : 37408 : (not (match_test "optimize_function_for_size_p (cfun)"))))
3143 : 37409 : (symbol_ref "false")
3144 : 47 : ]
3145 : 5787 : (const_string "*")))])
3146 : 5788 :
3147 : 1 : (define_split
3148 : : [(set (match_operand:V2QI 0 "general_reg_operand")
3149 : : (neg:V2QI
3150 : : (match_operand:V2QI 1 "general_reg_operand")))
3151 : : (clobber (reg:CC FLAGS_REG))]
3152 : 1 : "(!TARGET_PARTIAL_REG_STALL || optimize_function_for_size_p (cfun))
3153 : 1 : && reload_completed"
3154 : 1 : [(parallel
3155 : 1 : [(set (strict_low_part (match_dup 0))
3156 : 0 : (neg:QI (match_dup 1)))
3157 : 1 : (clobber (reg:CC FLAGS_REG))])
3158 : : (parallel
3159 : : [(set (zero_extract:HI (match_dup 2) (const_int 8) (const_int 8))
3160 : : (subreg:HI
3161 : : (neg:QI
3162 : : (subreg:QI
3163 : : (zero_extract:HI (match_dup 3)
3164 : : (const_int 8)
3165 : : (const_int 8)) 0)) 0))
3166 : : (clobber (reg:CC FLAGS_REG))])]
3167 : 1 : {
3168 : 1 : operands[3] = lowpart_subreg (HImode, operands[1], V2QImode);
3169 : 1 : operands[2] = lowpart_subreg (HImode, operands[0], V2QImode);
3170 : 1 : operands[1] = lowpart_subreg (QImode, operands[1], V2QImode);
3171 : 1 : operands[0] = lowpart_subreg (QImode, operands[0], V2QImode);
3172 : : })
3173 : :
3174 : : (define_split
3175 : 1 : [(set (match_operand:V2QI 0 "sse_reg_operand")
3176 : : (neg:V2QI
3177 : : (match_operand:V2QI 1 "sse_reg_operand")))
3178 : : (clobber (reg:CC FLAGS_REG))]
3179 : 0 : "TARGET_SSE2 && reload_completed"
3180 : 1 : [(set (match_dup 0) (match_dup 2))
3181 : 0 : (set (match_dup 0)
3182 : : (minus:V16QI (match_dup 0) (match_dup 1)))]
3183 : 3467 : {
3184 : 3468 : operands[2] = CONST0_RTX (V16QImode);
3185 : 0 : operands[1] = lowpart_subreg (V16QImode, operands[1], V2QImode);
3186 : 52 : operands[0] = lowpart_subreg (V16QImode, operands[0], V2QImode);
3187 : 104 : })
3188 : :
3189 : 993 : (define_expand "mmx_<insn><mode>3"
3190 : 0 : [(set (match_operand:MMXMODEI8 0 "register_operand")
3191 : 993 : (plusminus:MMXMODEI8
3192 : 993 : (match_operand:MMXMODEI8 1 "register_mmxmem_operand")
3193 : : (match_operand:MMXMODEI8 2 "register_mmxmem_operand")))]
3194 : 0 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
3195 : 254 : "ix86_fixup_binary_operands_no_copy (<CODE>, <MODE>mode, operands);")
3196 : 993 :
3197 : : (define_expand "<insn><mode>3"
3198 : : [(set (match_operand:MMXMODEI 0 "register_operand")
3199 : 5941 : (plusminus:MMXMODEI
3200 : : (match_operand:MMXMODEI 1 "register_operand")
3201 : 5720 : (match_operand:MMXMODEI 2 "register_operand")))]
3202 : 5687 : "TARGET_MMX_WITH_SSE")
3203 : 287 :
3204 : 33 : (define_insn "*mmx_<insn><mode>3"
3205 : 33 : [(set (match_operand:MMXMODEI8 0 "register_operand" "=y,x,<Yv_Yw>")
3206 : 5687 : (plusminus:MMXMODEI8
3207 : : (match_operand:MMXMODEI8 1 "register_mmxmem_operand"
3208 : 2151 : "<comm>0,0,<Yv_Yw>")
3209 : 227 : (match_operand:MMXMODEI8 2 "register_mmxmem_operand"
3210 : 2151 : "ym,x,<Yv_Yw>")))]
3211 : 10762 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3212 : 100130 : && ix86_binary_operator_ok (<CODE>, <MODE>mode, operands)"
3213 : 51777 : "@
3214 : 33 : p<plusminus_mnemonic><mmxvecsize>\t{%2, %0|%0, %2}
3215 : 2184 : p<plusminus_mnemonic><mmxvecsize>\t{%2, %0|%0, %2}
3216 : 139456 : vp<plusminus_mnemonic><mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
3217 : 139456 : [(set_attr "isa" "*,sse2_noavx,avx")
3218 : 139456 : (set_attr "mmx_isa" "native,*,*")
3219 : : (set_attr "type" "mmxadd,sseadd,sseadd")
3220 : 231656 : (set_attr "mode" "DI,TI,TI")])
3221 : :
3222 : 142 : (define_insn "<insn><mode>3"
3223 : 142 : [(set (match_operand:VI_32 0 "register_operand" "=x,Yw")
3224 : 142 : (plusminus:VI_32
3225 : : (match_operand:VI_32 1 "register_operand" "<comm>0,Yw")
3226 : : (match_operand:VI_32 2 "register_operand" "x,Yw")))]
3227 : 10027 : "TARGET_SSE2"
3228 : : "@
3229 : : p<plusminus_mnemonic><mmxvecsize>\t{%2, %0|%0, %2}
3230 : : vp<plusminus_mnemonic><mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
3231 : 12081 : [(set_attr "isa" "noavx,avx")
3232 : 1712 : (set_attr "type" "sseadd")
3233 : 10369 : (set_attr "mode" "TI")])
3234 : 1712 :
3235 : 12081 : (define_insn "<insn>v2qi3"
3236 : : [(set (match_operand:V2QI 0 "register_operand" "=?Q,x,Yw")
3237 : 1712 : (plusminus:V2QI
3238 : : (match_operand:V2QI 1 "register_operand" "<comm>0,0,Yw")
3239 : : (match_operand:V2QI 2 "register_operand" "Q,x,Yw")))
3240 : : (clobber (reg:CC FLAGS_REG))]
3241 : 2240 : "!TARGET_PARTIAL_REG_STALL || optimize_size || TARGET_SSE2"
3242 : : "#"
3243 : 553 : [(set_attr "isa" "*,sse2_noavx,avx")
3244 : 553 : (set_attr "type" "multi,sseadd,sseadd")
3245 : : (set_attr "mode" "QI,TI,TI")
3246 : : (set (attr "enabled")
3247 : : (cond [(and (eq_attr "alternative" "0")
3248 : 8023158 : (and (match_test "TARGET_PARTIAL_REG_STALL")
3249 : 7388 : (not (match_test "optimize_function_for_size_p (cfun)"))))
3250 : 7400 : (symbol_ref "false")
3251 : 176 : ]
3252 : 122538 : (const_string "*")))])
3253 : 7241 :
3254 : 17 : (define_split
3255 : 7258 : [(set (match_operand:V2QI 0 "general_reg_operand")
3256 : : (plusminus:V2QI
3257 : 1677 : (match_operand:V2QI 1 "general_reg_operand")
3258 : 1677 : (match_operand:V2QI 2 "general_reg_operand")))
3259 : 15 : (clobber (reg:CC FLAGS_REG))]
3260 : 1819 : "(!TARGET_PARTIAL_REG_STALL || optimize_function_for_size_p (cfun))
3261 : 191 : && reload_completed"
3262 : 3500 : [(parallel
3263 : 942 : [(set (strict_low_part (match_dup 0))
3264 : 51 : (plusminus:QI (match_dup 1) (match_dup 2)))
3265 : 51 : (clobber (reg:CC FLAGS_REG))])
3266 : 942 : (parallel
3267 : : [(set (zero_extract:HI (match_dup 3) (const_int 8) (const_int 8))
3268 : : (subreg:HI
3269 : : (plusminus:QI
3270 : : (subreg:QI
3271 : : (zero_extract:HI (match_dup 4)
3272 : : (const_int 8)
3273 : : (const_int 8)) 0)
3274 : : (subreg:QI
3275 : : (zero_extract:HI (match_dup 5)
3276 : : (const_int 8)
3277 : : (const_int 8)) 0)) 0))
3278 : : (clobber (reg:CC FLAGS_REG))])]
3279 : 176 : {
3280 : 176 : operands[5] = lowpart_subreg (HImode, operands[2], V2QImode);
3281 : 176 : operands[4] = lowpart_subreg (HImode, operands[1], V2QImode);
3282 : 176 : operands[3] = lowpart_subreg (HImode, operands[0], V2QImode);
3283 : 176 : operands[2] = lowpart_subreg (QImode, operands[2], V2QImode);
3284 : 176 : operands[1] = lowpart_subreg (QImode, operands[1], V2QImode);
3285 : 176 : operands[0] = lowpart_subreg (QImode, operands[0], V2QImode);
3286 : : })
3287 : :
3288 : : (define_split
3289 : 176 : [(set (match_operand:V2QI 0 "sse_reg_operand")
3290 : : (plusminus:V2QI
3291 : : (match_operand:V2QI 1 "sse_reg_operand")
3292 : : (match_operand:V2QI 2 "sse_reg_operand")))
3293 : : (clobber (reg:CC FLAGS_REG))]
3294 : 51 : "TARGET_SSE2 && reload_completed"
3295 : 891 : [(set (match_dup 0)
3296 : 51 : (plusminus:V16QI (match_dup 1) (match_dup 2)))]
3297 : 51 : {
3298 : 2882973 : operands[2] = lowpart_subreg (V16QImode, operands[2], V2QImode);
3299 : 1496080 : operands[1] = lowpart_subreg (V16QImode, operands[1], V2QImode);
3300 : 1387120 : operands[0] = lowpart_subreg (V16QImode, operands[0], V2QImode);
3301 : 1387069 : })
3302 : 70 :
3303 : 70 : (define_expand "mmx_<insn><mode>3"
3304 : 1048 : [(set (match_operand:MMXMODE12 0 "register_operand")
3305 : 19 : (sat_plusminus:MMXMODE12
3306 : 1067 : (match_operand:MMXMODE12 1 "register_mmxmem_operand")
3307 : 972 : (match_operand:MMXMODE12 2 "register_mmxmem_operand")))]
3308 : 1023 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
3309 : 208 : "ix86_fixup_binary_operands_no_copy (<CODE>, <MODE>mode, operands);")
3310 : :
3311 : : (define_expand "<insn><mode>3"
3312 : : [(set (match_operand:MMXMODE12 0 "register_operand")
3313 : 278 : (sat_plusminus:MMXMODE12
3314 : : (match_operand:MMXMODE12 1 "register_operand")
3315 : 2 : (match_operand:MMXMODE12 2 "register_operand")))]
3316 : 2 : "TARGET_MMX_WITH_SSE")
3317 : 276 :
3318 : : (define_insn "*mmx_<insn><mode>3"
3319 : : [(set (match_operand:MMXMODE12 0 "register_operand" "=y,x,Yw")
3320 : 2 : (sat_plusminus:MMXMODE12
3321 : : (match_operand:MMXMODE12 1 "register_mmxmem_operand" "<comm>0,0,Yw")
3322 : 98 : (match_operand:MMXMODE12 2 "register_mmxmem_operand" "ym,x,Yw")))]
3323 : 232 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3324 : 1820 : && ix86_binary_operator_ok (<CODE>, <MODE>mode, operands)"
3325 : 449 : "@
3326 : 68 : p<plusminus_mnemonic><mmxvecsize>\t{%2, %0|%0, %2}
3327 : 351 : p<plusminus_mnemonic><mmxvecsize>\t{%2, %0|%0, %2}
3328 : 1350 : vp<plusminus_mnemonic><mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
3329 : 1064 : [(set_attr "isa" "*,sse2_noavx,avx")
3330 : 26 : (set_attr "mmx_isa" "native,*,*")
3331 : : (set_attr "type" "mmxadd,sseadd,sseadd")
3332 : 318 : (set_attr "mode" "DI,TI,TI")])
3333 : :
3334 : 393 : (define_insn "<insn><mode>3"
3335 : 39 : [(set (match_operand:VI_16_32 0 "register_operand" "=x,Yw")
3336 : 393 : (sat_plusminus:VI_16_32
3337 : 444 : (match_operand:VI_16_32 1 "register_operand" "<comm>0,Yw")
3338 : 430 : (match_operand:VI_16_32 2 "register_operand" "x,Yw")))]
3339 : 196 : "TARGET_SSE2"
3340 : 12 : "@
3341 : 14 : p<plusminus_mnemonic><mmxvecsize>\t{%2, %0|%0, %2}
3342 : 17 : vp<plusminus_mnemonic><mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
3343 : 444 : [(set_attr "isa" "noavx,avx")
3344 : 444 : (set_attr "type" "sseadd")
3345 : : (set_attr "mode" "TI")])
3346 : 48 :
3347 : 337 : (define_insn "mulv2si3"
3348 : 15337 : [(set (match_operand:V2SI 0 "register_operand" "=Yr,*x,v")
3349 : 13879 : (mult:V2SI
3350 : 13544 : (match_operand:V2SI 1 "register_operand" "%0,0,v")
3351 : 1462 : (match_operand:V2SI 2 "register_operand" "Yr,*x,v")))]
3352 : 5538 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
3353 : : "@
3354 : 339442 : pmulld\t{%2, %0|%0, %2}
3355 : 338385 : pmulld\t{%2, %0|%0, %2}
3356 : 344586 : vpmulld\t{%2, %1, %0|%0, %1, %2}"
3357 : 7255 : [(set_attr "isa" "noavx,noavx,avx")
3358 : : (set_attr "type" "sseimul")
3359 : 10498 : (set_attr "prefix_extra" "1")
3360 : 196 : (set_attr "prefix" "orig,orig,vex")
3361 : 540 : (set_attr "btver2_decode" "vector")
3362 : 0 : (set_attr "mode" "TI")])
3363 : 0 :
3364 : 0 : (define_expand "mmx_mulv4hi3"
3365 : : [(set (match_operand:V4HI 0 "register_operand")
3366 : : (mult:V4HI (match_operand:V4HI 1 "register_mmxmem_operand")
3367 : : (match_operand:V4HI 2 "register_mmxmem_operand")))]
3368 : : "TARGET_MMX || TARGET_MMX_WITH_SSE"
3369 : 33 : "ix86_fixup_binary_operands_no_copy (MULT, V4HImode, operands);")
3370 : :
3371 : : (define_expand "mulv4hi3"
3372 : : [(set (match_operand:V4HI 0 "register_operand")
3373 : 33 : (mult:V4HI (match_operand:V4HI 1 "register_operand")
3374 : : (match_operand:V4HI 2 "register_operand")))]
3375 : : "TARGET_MMX_WITH_SSE")
3376 : :
3377 : 33 : (define_insn "*mmx_mulv4hi3"
3378 : : [(set (match_operand:V4HI 0 "register_operand" "=y,x,Yw")
3379 : : (mult:V4HI (match_operand:V4HI 1 "register_mmxmem_operand" "%0,0,Yw")
3380 : : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw")))]
3381 : 4101 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3382 : 4123 : && ix86_binary_operator_ok (MULT, V4HImode, operands)"
3383 : 2100 : "@
3384 : 22 : pmullw\t{%2, %0|%0, %2}
3385 : 22 : pmullw\t{%2, %0|%0, %2}
3386 : 10095 : vpmullw\t{%2, %1, %0|%0, %1, %2}"
3387 : 10073 : [(set_attr "isa" "*,sse2_noavx,avx")
3388 : : (set_attr "mmx_isa" "native,*,*")
3389 : 10073 : (set_attr "type" "mmxmul,ssemul,ssemul")
3390 : : (set_attr "mode" "DI,TI,TI")])
3391 : :
3392 : : (define_insn "mulv2hi3"
3393 : : [(set (match_operand:V2HI 0 "register_operand" "=x,Yw")
3394 : : (mult:V2HI (match_operand:V2HI 1 "register_operand" "%0,Yw")
3395 : : (match_operand:V2HI 2 "register_operand" "x,Yw")))]
3396 : 8407 : "TARGET_SSE2"
3397 : : "@
3398 : : pmullw\t{%2, %0|%0, %2}
3399 : : vpmullw\t{%2, %1, %0|%0, %1, %2}"
3400 : : [(set_attr "isa" "noavx,avx")
3401 : : (set_attr "type" "ssemul")
3402 : : (set_attr "mode" "TI")])
3403 : :
3404 : 401607 : (define_expand "mulv8qi3"
3405 : 401607 : [(set (match_operand:V8QI 0 "register_operand")
3406 : 401607 : (mult:V8QI (match_operand:V8QI 1 "register_operand")
3407 : : (match_operand:V8QI 2 "register_operand")))]
3408 : 208106 : "TARGET_MMX_WITH_SSE"
3409 : 208463 : {
3410 : 357 : ix86_expand_vecop_qihi_partial (MULT, operands[0], operands[1], operands[2]);
3411 : 40280 : DONE;
3412 : 39923 : })
3413 : 39923 :
3414 : 39923 : (define_expand "mulv4qi3"
3415 : 39923 : [(set (match_operand:V4QI 0 "register_operand")
3416 : 39923 : (mult:V4QI (match_operand:V4QI 1 "register_operand")
3417 : : (match_operand:V4QI 2 "register_operand")))]
3418 : 21890 : "TARGET_SSE2"
3419 : 22840 : {
3420 : 22840 : ix86_expand_vecop_qihi_partial (MULT, operands[0], operands[1], operands[2]);
3421 : 950 : DONE;
3422 : : })
3423 : 42629 :
3424 : : (define_expand "mmx_smulv4hi3_highpart"
3425 : 11 : [(set (match_operand:V4HI 0 "register_operand")
3426 : : (truncate:V4HI
3427 : 11 : (lshiftrt:V4SI
3428 : 11 : (mult:V4SI
3429 : : (sign_extend:V4SI
3430 : : (match_operand:V4HI 1 "register_mmxmem_operand"))
3431 : : (sign_extend:V4SI
3432 : 11 : (match_operand:V4HI 2 "register_mmxmem_operand")))
3433 : : (const_int 16))))]
3434 : : "TARGET_MMX || TARGET_MMX_WITH_SSE"
3435 : 56 : "ix86_fixup_binary_operands_no_copy (MULT, V4HImode, operands);")
3436 : :
3437 : 38 : (define_insn "*mmx_smulv4hi3_highpart"
3438 : 22 : [(set (match_operand:V4HI 0 "register_operand" "=y,x,Yw")
3439 : 72 : (truncate:V4HI
3440 : 16 : (lshiftrt:V4SI
3441 : : (mult:V4SI
3442 : : (sign_extend:V4SI
3443 : 16 : (match_operand:V4HI 1 "register_mmxmem_operand" "%0,0,Yw"))
3444 : 34 : (sign_extend:V4SI
3445 : : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw")))
3446 : : (const_int 16))))]
3447 : 16 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3448 : 196 : && ix86_binary_operator_ok (MULT, V4HImode, operands)"
3449 : 22 : "@
3450 : : pmulhw\t{%2, %0|%0, %2}
3451 : 22 : pmulhw\t{%2, %0|%0, %2}
3452 : 27 : vpmulhw\t{%2, %1, %0|%0, %1, %2}"
3453 : 27 : [(set_attr "isa" "*,sse2_noavx,avx")
3454 : : (set_attr "mmx_isa" "native,*,*")
3455 : : (set_attr "type" "mmxmul,ssemul,ssemul")
3456 : : (set_attr "mode" "DI,TI,TI")])
3457 : :
3458 : : (define_expand "mmx_umulv4hi3_highpart"
3459 : : [(set (match_operand:V4HI 0 "register_operand")
3460 : : (truncate:V4HI
3461 : : (lshiftrt:V4SI
3462 : : (mult:V4SI
3463 : : (zero_extend:V4SI
3464 : : (match_operand:V4HI 1 "register_mmxmem_operand"))
3465 : : (zero_extend:V4SI
3466 : : (match_operand:V4HI 2 "register_mmxmem_operand")))
3467 : : (const_int 16))))]
3468 : : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3469 : : && (TARGET_SSE || TARGET_3DNOW_A)"
3470 : 22 : "ix86_fixup_binary_operands_no_copy (MULT, V4HImode, operands);")
3471 : :
3472 : : (define_insn "*mmx_umulv4hi3_highpart"
3473 : : [(set (match_operand:V4HI 0 "register_operand" "=y,x,Yw")
3474 : 22 : (truncate:V4HI
3475 : : (lshiftrt:V4SI
3476 : : (mult:V4SI
3477 : : (zero_extend:V4SI
3478 : : (match_operand:V4HI 1 "register_mmxmem_operand" "%0,0,Yw"))
3479 : 22 : (zero_extend:V4SI
3480 : : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw")))
3481 : : (const_int 16))))]
3482 : 17 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3483 : 241 : && (TARGET_SSE || TARGET_3DNOW_A)
3484 : 242 : && ix86_binary_operator_ok (MULT, V4HImode, operands)"
3485 : 0 : "@
3486 : 1 : pmulhuw\t{%2, %0|%0, %2}
3487 : 1 : pmulhuw\t{%2, %0|%0, %2}
3488 : 5 : vpmulhuw\t{%2, %1, %0|%0, %1, %2}"
3489 : 5 : [(set_attr "isa" "*,sse2_noavx,avx")
3490 : : (set_attr "mmx_isa" "native,*,*")
3491 : 1 : (set_attr "type" "mmxmul,ssemul,ssemul")
3492 : : (set_attr "mode" "DI,TI,TI")])
3493 : :
3494 : : (define_expand "<s>mulv4hi3_highpart"
3495 : : [(set (match_operand:V4HI 0 "register_operand")
3496 : 17 : (truncate:V4HI
3497 : : (lshiftrt:V4SI
3498 : 17 : (mult:V4SI
3499 : 17 : (any_extend:V4SI
3500 : : (match_operand:V4HI 1 "register_operand"))
3501 : : (any_extend:V4SI
3502 : 17 : (match_operand:V4HI 2 "register_operand")))
3503 : : (const_int 16))))]
3504 : : "TARGET_MMX_WITH_SSE")
3505 : :
3506 : : (define_insn "<s>mulv2hi3_highpart"
3507 : 484 : [(set (match_operand:V2HI 0 "register_operand" "=x,Yw")
3508 : : (truncate:V2HI
3509 : 484 : (lshiftrt:V2SI
3510 : 484 : (mult:V2SI
3511 : : (any_extend:V2SI
3512 : : (match_operand:V2HI 1 "register_operand" "%0,Yw"))
3513 : : (any_extend:V2SI
3514 : 484 : (match_operand:V2HI 2 "register_operand" "x,Yw")))
3515 : : (const_int 16))))]
3516 : 10 : "TARGET_SSE2"
3517 : : "@
3518 : : pmulh<u>w\t{%2, %0|%0, %2}
3519 : 7 : vpmulh<u>w\t{%2, %1, %0|%0, %1, %2}"
3520 : : [(set_attr "isa" "noavx,avx")
3521 : 7 : (set_attr "type" "ssemul")
3522 : 7 : (set_attr "mode" "TI")])
3523 : 7 :
3524 : 3490 : (define_expand "mmx_pmaddwd"
3525 : 3490 : [(set (match_operand:V2SI 0 "register_operand")
3526 : : (plus:V2SI
3527 : : (mult:V2SI
3528 : 2434 : (sign_extend:V2SI
3529 : 482 : (vec_select:V2HI
3530 : 2193 : (match_operand:V4HI 1 "register_mmxmem_operand")
3531 : : (parallel [(const_int 0) (const_int 2)])))
3532 : 94 : (sign_extend:V2SI
3533 : 94 : (vec_select:V2HI
3534 : : (match_operand:V4HI 2 "register_mmxmem_operand")
3535 : 94 : (parallel [(const_int 0) (const_int 2)]))))
3536 : 94 : (mult:V2SI
3537 : 94 : (sign_extend:V2SI
3538 : : (vec_select:V2HI (match_dup 1)
3539 : 94 : (parallel [(const_int 1) (const_int 3)])))
3540 : 94 : (sign_extend:V2SI
3541 : 94 : (vec_select:V2HI (match_dup 2)
3542 : : (parallel [(const_int 1) (const_int 3)]))))))]
3543 : 94 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
3544 : 128 : "ix86_fixup_binary_operands_no_copy (MULT, V4HImode, operands);")
3545 : 94 :
3546 : 94 : (define_insn "*mmx_pmaddwd"
3547 : : [(set (match_operand:V2SI 0 "register_operand" "=y,x,Yw")
3548 : 128 : (plus:V2SI
3549 : 94 : (mult:V2SI
3550 : 94 : (sign_extend:V2SI
3551 : : (vec_select:V2HI
3552 : 94 : (match_operand:V4HI 1 "register_mmxmem_operand" "%0,0,Yw")
3553 : 94 : (parallel [(const_int 0) (const_int 2)])))
3554 : 94 : (sign_extend:V2SI
3555 : : (vec_select:V2HI
3556 : 94 : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw")
3557 : 94 : (parallel [(const_int 0) (const_int 2)]))))
3558 : 94 : (mult:V2SI
3559 : 34 : (sign_extend:V2SI
3560 : 94 : (vec_select:V2HI (match_dup 1)
3561 : 94 : (parallel [(const_int 1) (const_int 3)])))
3562 : 94 : (sign_extend:V2SI
3563 : 94 : (vec_select:V2HI (match_dup 2)
3564 : 360 : (parallel [(const_int 1) (const_int 3)]))))))]
3565 : 275 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3566 : 541 : && ix86_binary_operator_ok (MULT, V4HImode, operands)"
3567 : 447 : "@
3568 : 7 : pmaddwd\t{%2, %0|%0, %2}
3569 : 87 : pmaddwd\t{%2, %0|%0, %2}
3570 : 87 : vpmaddwd\t{%2, %1, %0|%0, %1, %2}"
3571 : 353 : [(set_attr "isa" "*,sse2_noavx,avx")
3572 : : (set_attr "mmx_isa" "native,*,*")
3573 : 87 : (set_attr "type" "mmxmul,sseiadd,sseiadd")
3574 : 1592589 : (set_attr "mode" "DI,TI,TI")])
3575 : 1592589 :
3576 : 1592676 : (define_expand "mmx_pmulhrwv4hi3"
3577 : 1592514 : [(set (match_operand:V4HI 0 "register_operand")
3578 : 1592502 : (truncate:V4HI
3579 : 1592514 : (lshiftrt:V4SI
3580 : 1592502 : (plus:V4SI
3581 : 12 : (mult:V4SI
3582 : 1183838 : (sign_extend:V4SI
3583 : 1183838 : (match_operand:V4HI 1 "nonimmediate_operand"))
3584 : 1183838 : (sign_extend:V4SI
3585 : 1183838 : (match_operand:V4HI 2 "nonimmediate_operand")))
3586 : 1183838 : (const_vector:V4SI [(const_int 32768) (const_int 32768)
3587 : : (const_int 32768) (const_int 32768)]))
3588 : 1049849 : (const_int 16))))]
3589 : 1049849 : "TARGET_3DNOW"
3590 : 1049863 : "ix86_fixup_binary_operands_no_copy (MULT, V4HImode, operands);")
3591 : 1049849 :
3592 : 1049849 : (define_insn "*mmx_pmulhrwv4hi3"
3593 : 1049849 : [(set (match_operand:V4HI 0 "register_operand" "=y")
3594 : 1049863 : (truncate:V4HI
3595 : 1049849 : (lshiftrt:V4SI
3596 : 1049849 : (plus:V4SI
3597 : 1049849 : (mult:V4SI
3598 : 1049849 : (sign_extend:V4SI
3599 : 1049849 : (match_operand:V4HI 1 "nonimmediate_operand" "%0"))
3600 : 1049849 : (sign_extend:V4SI
3601 : 1049849 : (match_operand:V4HI 2 "nonimmediate_operand" "ym")))
3602 : 14 : (const_vector:V4SI [(const_int 32768) (const_int 32768)
3603 : 3902 : (const_int 32768) (const_int 32768)]))
3604 : 3902 : (const_int 16))))]
3605 : 87 : "TARGET_3DNOW && ix86_binary_operator_ok (MULT, V4HImode, operands)"
3606 : 3910 : "pmulhrw\t{%2, %0|%0, %2}"
3607 : : [(set_attr "type" "mmxmul")
3608 : 118 : (set_attr "prefix_extra" "1")
3609 : 1526 : (set_attr "mode" "DI")])
3610 : 1644 :
3611 : 1526 : (define_expand "sse2_umulv1siv1di3"
3612 : 118 : [(set (match_operand:V1DI 0 "register_operand")
3613 : 1526 : (mult:V1DI
3614 : 1526 : (zero_extend:V1DI
3615 : : (vec_select:V1SI
3616 : 1490 : (match_operand:V2SI 1 "register_mmxmem_operand")
3617 : 1490 : (parallel [(const_int 0)])))
3618 : 1490 : (zero_extend:V1DI
3619 : : (vec_select:V1SI
3620 : 1490 : (match_operand:V2SI 2 "register_mmxmem_operand")
3621 : 1490 : (parallel [(const_int 0)])))))]
3622 : 1490 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && TARGET_SSE2"
3623 : 1502 : "ix86_fixup_binary_operands_no_copy (MULT, V2SImode, operands);")
3624 : 1490 :
3625 : : (define_insn "*sse2_umulv1siv1di3"
3626 : 417 : [(set (match_operand:V1DI 0 "register_operand" "=y,x,Yv")
3627 : 429 : (mult:V1DI
3628 : : (zero_extend:V1DI
3629 : 275 : (vec_select:V1SI
3630 : : (match_operand:V2SI 1 "register_mmxmem_operand" "%0,0,Yv")
3631 : : (parallel [(const_int 0)])))
3632 : 417 : (zero_extend:V1DI
3633 : 12 : (vec_select:V1SI
3634 : : (match_operand:V2SI 2 "register_mmxmem_operand" "ym,x,Yv")
3635 : : (parallel [(const_int 0)])))))]
3636 : 65 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3637 : 65 : && TARGET_SSE2
3638 : 89 : && ix86_binary_operator_ok (MULT, V2SImode, operands)"
3639 : 1 : "@
3640 : 24 : pmuludq\t{%2, %0|%0, %2}
3641 : 24 : pmuludq\t{%2, %0|%0, %2}
3642 : : vpmuludq\t{%2, %1, %0|%0, %1, %2}"
3643 : : [(set_attr "isa" "*,sse2_noavx,avx")
3644 : 24 : (set_attr "mmx_isa" "native,*,*")
3645 : : (set_attr "type" "mmxmul,ssemul,ssemul")
3646 : 89713 : (set_attr "mode" "DI,TI,TI")])
3647 : 89713 :
3648 : 89713 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
3649 : 250 : ;;
3650 : 11731 : ;; Parallel integral shifts
3651 : 11981 : ;;
3652 : 11981 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
3653 : 11731 :
3654 : 11731 : (define_insn "<code><mode>3"
3655 : : [(set (match_operand:MMXMODE14 0 "register_operand" "=Yr,*x,Yv")
3656 : 1763 : (smaxmin:MMXMODE14
3657 : 1513 : (match_operand:MMXMODE14 1 "register_operand" "%0,0,Yv")
3658 : : (match_operand:MMXMODE14 2 "register_operand" "Yr,*x,Yv")))]
3659 : 368 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
3660 : : "@
3661 : 1404 : p<maxmin_int><mmxvecsize>\t{%2, %0|%0, %2}
3662 : : p<maxmin_int><mmxvecsize>\t{%2, %0|%0, %2}
3663 : 503 : vp<maxmin_int><mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
3664 : 4 : [(set_attr "isa" "noavx,noavx,avx")
3665 : 4 : (set_attr "type" "sseiadd")
3666 : : (set_attr "prefix_extra" "1")
3667 : : (set_attr "prefix" "orig,orig,vex")
3668 : : (set_attr "mode" "TI")])
3669 : :
3670 : : (define_expand "mmx_<code>v4hi3"
3671 : : [(set (match_operand:V4HI 0 "register_operand")
3672 : : (smaxmin:V4HI
3673 : : (match_operand:V4HI 1 "register_mmxmem_operand")
3674 : : (match_operand:V4HI 2 "register_mmxmem_operand")))]
3675 : : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3676 : : && (TARGET_SSE || TARGET_3DNOW_A)"
3677 : 44 : "ix86_fixup_binary_operands_no_copy (<CODE>, V4HImode, operands);")
3678 : :
3679 : : (define_insn "*mmx_<code>v4hi3"
3680 : : [(set (match_operand:V4HI 0 "register_operand" "=y,x,Yw")
3681 : 44 : (smaxmin:V4HI
3682 : : (match_operand:V4HI 1 "register_mmxmem_operand" "%0,0,Yw")
3683 : : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw")))]
3684 : 109 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3685 : 543 : && (TARGET_SSE || TARGET_3DNOW_A)
3686 : 998 : && ix86_binary_operator_ok (<CODE>, V4HImode, operands)"
3687 : : "@
3688 : : p<maxmin_int>w\t{%2, %0|%0, %2}
3689 : : p<maxmin_int>w\t{%2, %0|%0, %2}
3690 : 169 : vp<maxmin_int>w\t{%2, %1, %0|%0, %1, %2}"
3691 : 256 : [(set_attr "isa" "*,sse2_noavx,avx")
3692 : 63 : (set_attr "mmx_isa" "native,*,*")
3693 : 213 : (set_attr "type" "mmxadd,sseiadd,sseiadd")
3694 : 0 : (set_attr "mode" "DI,TI,TI")])
3695 : 150 :
3696 : : (define_expand "<code>v4hi3"
3697 : 63 : [(set (match_operand:V4HI 0 "register_operand")
3698 : : (smaxmin:V4HI
3699 : : (match_operand:V4HI 1 "register_operand")
3700 : : (match_operand:V4HI 2 "register_operand")))]
3701 : : "TARGET_MMX_WITH_SSE")
3702 : 328 :
3703 : : (define_insn "<code><mode>3"
3704 : 328 : [(set (match_operand:VI1_16_32 0 "register_operand" "=Yr,*x,Yv")
3705 : 328 : (smaxmin:VI1_16_32
3706 : : (match_operand:VI1_16_32 1 "register_operand" "%0,0,Yv")
3707 : : (match_operand:VI1_16_32 2 "register_operand" "Yr,*x,Yv")))]
3708 : 106 : "TARGET_SSE4_1"
3709 : 328 : "@
3710 : : p<maxmin_int>b\t{%2, %0|%0, %2}
3711 : : p<maxmin_int>b\t{%2, %0|%0, %2}
3712 : 147 : vp<maxmin_int>b\t{%2, %1, %0|%0, %1, %2}"
3713 : 10 : [(set_attr "isa" "noavx,noavx,avx")
3714 : 18 : (set_attr "type" "sseiadd")
3715 : : (set_attr "prefix_extra" "1")
3716 : 18 : (set_attr "prefix" "orig,orig,vex")
3717 : 18 : (set_attr "mode" "TI")])
3718 : 18 :
3719 : : (define_insn "<code>v2hi3"
3720 : : [(set (match_operand:V2HI 0 "register_operand" "=x,Yw")
3721 : : (smaxmin:V2HI
3722 : : (match_operand:V2HI 1 "register_operand" "%0,Yw")
3723 : : (match_operand:V2HI 2 "register_operand" "x,Yw")))]
3724 : 137 : "TARGET_SSE2"
3725 : : "@
3726 : : p<maxmin_int>w\t{%2, %0|%0, %2}
3727 : : vp<maxmin_int>w\t{%2, %1, %0|%0, %1, %2}"
3728 : : [(set_attr "isa" "noavx,avx")
3729 : : (set_attr "type" "sseiadd")
3730 : : (set_attr "mode" "TI")])
3731 : :
3732 : : (define_insn "<code><mode>3"
3733 : 169179 : [(set (match_operand:MMXMODE24 0 "register_operand" "=Yr,*x,Yv")
3734 : 169179 : (umaxmin:MMXMODE24
3735 : : (match_operand:MMXMODE24 1 "register_operand" "%0,0,Yv")
3736 : 1273 : (match_operand:MMXMODE24 2 "register_operand" "Yr,*x,Yv")))]
3737 : 1386 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
3738 : : "@
3739 : : p<maxmin_int><mmxvecsize>\t{%2, %0|%0, %2}
3740 : : p<maxmin_int><mmxvecsize>\t{%2, %0|%0, %2}
3741 : 280 : vp<maxmin_int><mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
3742 : 0 : [(set_attr "isa" "noavx,noavx,avx")
3743 : : (set_attr "type" "sseiadd")
3744 : : (set_attr "prefix_extra" "1")
3745 : : (set_attr "prefix" "orig,orig,vex")
3746 : : (set_attr "mode" "TI")])
3747 : :
3748 : : (define_expand "mmx_<code>v8qi3"
3749 : : [(set (match_operand:V8QI 0 "register_operand")
3750 : : (umaxmin:V8QI
3751 : : (match_operand:V8QI 1 "register_mmxmem_operand")
3752 : : (match_operand:V8QI 2 "register_mmxmem_operand")))]
3753 : : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3754 : : && (TARGET_SSE || TARGET_3DNOW_A)"
3755 : 44 : "ix86_fixup_binary_operands_no_copy (<CODE>, V8QImode, operands);")
3756 : :
3757 : : (define_insn "*mmx_<code>v8qi3"
3758 : : [(set (match_operand:V8QI 0 "register_operand" "=y,x,Yw")
3759 : 44 : (umaxmin:V8QI
3760 : : (match_operand:V8QI 1 "register_mmxmem_operand" "%0,0,Yw")
3761 : : (match_operand:V8QI 2 "register_mmxmem_operand" "ym,x,Yw")))]
3762 : 34 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3763 : 324 : && (TARGET_SSE || TARGET_3DNOW_A)
3764 : 560 : && ix86_binary_operator_ok (<CODE>, V8QImode, operands)"
3765 : : "@
3766 : : p<maxmin_int>b\t{%2, %0|%0, %2}
3767 : : p<maxmin_int>b\t{%2, %0|%0, %2}
3768 : 198 : vp<maxmin_int>b\t{%2, %1, %0|%0, %1, %2}"
3769 : 133 : [(set_attr "isa" "*,sse2_noavx,avx")
3770 : 65 : (set_attr "mmx_isa" "native,*,*")
3771 : 65 : (set_attr "type" "mmxadd,sseiadd,sseiadd")
3772 : 0 : (set_attr "mode" "DI,TI,TI")])
3773 : 0 :
3774 : : (define_expand "<code>v8qi3"
3775 : 65 : [(set (match_operand:V8QI 0 "register_operand")
3776 : : (umaxmin:V8QI
3777 : : (match_operand:V8QI 1 "register_operand")
3778 : : (match_operand:V8QI 2 "register_operand")))]
3779 : : "TARGET_MMX_WITH_SSE")
3780 : :
3781 : 0 : (define_insn "<code><mode>3"
3782 : : [(set (match_operand:VI1_16_32 0 "register_operand" "=x,Yw")
3783 : 0 : (umaxmin:VI1_16_32
3784 : 0 : (match_operand:VI1_16_32 1 "register_operand" "%0,Yw")
3785 : 0 : (match_operand:VI1_16_32 2 "register_operand" "x,Yw")))]
3786 : 133 : "TARGET_SSE2"
3787 : : "@
3788 : : p<maxmin_int>b\t{%2, %0|%0, %2}
3789 : : vp<maxmin_int>b\t{%2, %1, %0|%0, %1, %2}"
3790 : 38 : [(set_attr "isa" "noavx,avx")
3791 : 28 : (set_attr "type" "sseiadd")
3792 : : (set_attr "mode" "TI")])
3793 : :
3794 : : (define_insn "<code>v2hi3"
3795 : : [(set (match_operand:V2HI 0 "register_operand" "=Yr,*x,Yv")
3796 : : (umaxmin:V2HI
3797 : : (match_operand:V2HI 1 "register_operand" "%0,0,Yv")
3798 : : (match_operand:V2HI 2 "register_operand" "Yr,*x,Yv")))]
3799 : 10 : "TARGET_SSE4_1"
3800 : : "@
3801 : : p<maxmin_int>w\t{%2, %0|%0, %2}
3802 : : p<maxmin_int>w\t{%2, %0|%0, %2}
3803 : : vp<maxmin_int>w\t{%2, %1, %0|%0, %1, %2}"
3804 : : [(set_attr "isa" "noavx,noavx,avx")
3805 : : (set_attr "type" "sseiadd")
3806 : : (set_attr "prefix_extra" "1")
3807 : : (set_attr "prefix" "orig,orig,vex")
3808 : 306685 : (set_attr "mode" "TI")])
3809 : 306685 :
3810 : 223672 : (define_insn "ssse3_abs<mode>2"
3811 : 6 : [(set (match_operand:MMXMODEI 0 "register_operand" "=y,Yv")
3812 : 6 : (abs:MMXMODEI
3813 : : (match_operand:MMXMODEI 1 "register_mmxmem_operand" "ym,Yv")))]
3814 : 4243607 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && TARGET_SSSE3"
3815 : 4243566 : "@
3816 : 4243501 : pabs<mmxvecsize>\t{%1, %0|%0, %1}
3817 : : %vpabs<mmxvecsize>\t{%1, %0|%0, %1}"
3818 : 354 : [(set_attr "mmx_isa" "native,*")
3819 : 354 : (set_attr "type" "sselog1")
3820 : 1008616 : (set_attr "prefix_rep" "0")
3821 : 1008616 : (set_attr "prefix_extra" "1")
3822 : 1008913 : (set (attr "prefix_rex") (symbol_ref "x86_extended_reg_mentioned_p (insn)"))
3823 : : (set_attr "mode" "DI,TI")])
3824 : :
3825 : : (define_expand "abs<mode>2"
3826 : 3965764 : [(set (match_operand:MMXMODEI 0 "register_operand")
3827 : 3965764 : (abs:MMXMODEI
3828 : 3965764 : (match_operand:MMXMODEI 1 "register_operand")))]
3829 : : "TARGET_SSSE3 && TARGET_MMX_WITH_SSE")
3830 : :
3831 : : (define_insn "abs<mode>2"
3832 : 1410380 : [(set (match_operand:VI_16_32 0 "register_operand" "=Yv")
3833 : 1410380 : (abs:VI_16_32
3834 : 1410380 : (match_operand:VI_16_32 1 "register_operand" "Yv")))]
3835 : 5 : "TARGET_SSSE3"
3836 : 33 : "%vpabs<mmxvecsize>\t{%1, %0|%0, %1}"
3837 : : [(set_attr "type" "sselog1")
3838 : 2355 : (set_attr "prefix_rep" "0")
3839 : 2387 : (set_attr "prefix_extra" "1")
3840 : 2387 : (set (attr "prefix_rex") (symbol_ref "x86_extended_reg_mentioned_p (insn)"))
3841 : 20 : (set_attr "mode" "TI")])
3842 : 20 :
3843 : 42 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
3844 : 1217 : ;;
3845 : 15957 : ;; Parallel integral shifts
3846 : 1217 : ;;
3847 : 1217 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
3848 : :
3849 : 14941 : (define_insn "mmx_ashr<mode>3"
3850 : 14941 : [(set (match_operand:MMXMODE24 0 "register_operand" "=y,x,<Yv_Yw>")
3851 : 14740 : (ashiftrt:MMXMODE24
3852 : 14740 : (match_operand:MMXMODE24 1 "register_operand" "0,0,<Yv_Yw>")
3853 : : (match_operand:DI 2 "nonmemory_operand" "yN,xN,<Yv_Yw>N")))]
3854 : 1792 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
3855 : 0 : "@
3856 : : psra<mmxvecsize>\t{%2, %0|%0, %2}
3857 : : psra<mmxvecsize>\t{%2, %0|%0, %2}
3858 : 3991 : vpsra<mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
3859 : 3991 : [(set_attr "isa" "*,sse2_noavx,avx")
3860 : : (set_attr "mmx_isa" "native,*,*")
3861 : : (set_attr "type" "mmxshft,sseishft,sseishft")
3862 : 3991 : (set (attr "length_immediate")
3863 : : (if_then_else (match_operand 2 "const_int_operand")
3864 : : (const_string "1")
3865 : : (const_string "0")))
3866 : : (set_attr "mode" "DI,TI,TI")])
3867 : :
3868 : : (define_insn_and_split "*mmx_ashr<mode>3_1"
3869 : : [(set (match_operand:MMXMODE24 0 "register_operand")
3870 : : (lt:MMXMODE24
3871 : : (match_operand:MMXMODE24 1 "register_operand")
3872 : : (match_operand:MMXMODE24 2 "const0_operand")))]
3873 : 2886 : "TARGET_MMX_WITH_SSE && ix86_pre_reload_split ()"
3874 : : "#"
3875 : : "&& 1"
3876 : 268 : [(set (match_dup 0) (ashiftrt:MMXMODE24 (match_dup 1) (match_dup 3)))]
3877 : 1745 : "operands[3] = gen_int_mode (<mmxscalarsize> - 1, DImode);")
3878 : 1339 :
3879 : 162 : (define_expand "ashr<mode>3"
3880 : 418 : [(set (match_operand:MMXMODE24 0 "register_operand")
3881 : : (ashiftrt:MMXMODE24
3882 : : (match_operand:MMXMODE24 1 "register_operand")
3883 : : (match_operand:DI 2 "nonmemory_operand")))]
3884 : 268 : "TARGET_MMX_WITH_SSE")
3885 : :
3886 : : (define_insn "mmx_<insn><mode>3"
3887 : : [(set (match_operand:MMXMODE248 0 "register_operand" "=y,x,<Yv_Yw>")
3888 : : (any_lshift:MMXMODE248
3889 : 14 : (match_operand:MMXMODE248 1 "register_operand" "0,0,<Yv_Yw>")
3890 : : (match_operand:DI 2 "nonmemory_operand" "yN,xN,<Yv_Yw>N")))]
3891 : 5725 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
3892 : 14 : "@
3893 : 14 : p<vshift><mmxvecsize>\t{%2, %0|%0, %2}
3894 : : p<vshift><mmxvecsize>\t{%2, %0|%0, %2}
3895 : 42244 : vp<vshift><mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
3896 : 42244 : [(set_attr "isa" "*,sse2_noavx,avx")
3897 : : (set_attr "mmx_isa" "native,*,*")
3898 : : (set_attr "type" "mmxshft,sseishft,sseishft")
3899 : 42244 : (set (attr "length_immediate")
3900 : : (if_then_else (match_operand 2 "const_int_operand")
3901 : : (const_string "1")
3902 : : (const_string "0")))
3903 : : (set_attr "mode" "DI,TI,TI")])
3904 : :
3905 : : (define_split
3906 : : [(set (match_operand:MMXMODE248 0 "register_operand")
3907 : : (and:MMXMODE248
3908 : : (lt:MMXMODE248
3909 : : (match_operand:MMXMODE248 1 "register_operand")
3910 : : (match_operand:MMXMODE248 2 "const0_operand"))
3911 : : (match_operand:MMXMODE248 3 "const1_operand")))]
3912 : 0 : "TARGET_MMX_WITH_SSE && ix86_pre_reload_split ()"
3913 : 26 : [(set (match_dup 0) (lshiftrt:MMXMODE248 (match_dup 1) (match_dup 4)))]
3914 : 0 : "operands[4] = gen_int_mode (<mmxscalarsize> - 1, DImode);")
3915 : :
3916 : 26 : (define_expand "<insn><mode>3"
3917 : 26 : [(set (match_operand:MMXMODE24 0 "register_operand")
3918 : : (any_lshift:MMXMODE24
3919 : 26 : (match_operand:MMXMODE24 1 "register_operand")
3920 : : (match_operand:DI 2 "nonmemory_operand")))]
3921 : 0 : "TARGET_MMX_WITH_SSE")
3922 : :
3923 : : (define_insn "mmx_<insn>v1si3"
3924 : : [(set (match_operand:V1SI 0 "register_operand" "=x,Yw")
3925 : : (any_lshift:V1SI
3926 : 11 : (match_operand:V1SI 1 "register_operand" "0,Yw")
3927 : 42 : (match_operand:DI 2 "nonmemory_operand" "xN,YwN")))]
3928 : 3327 : "TARGET_SSE2"
3929 : 53 : "@
3930 : 11 : p<vshift>d\t{%2, %0|%0, %2}
3931 : 42 : vp<vshift>d\t{%2, %1, %0|%0, %1, %2}"
3932 : 750 : [(set_attr "isa" "noavx,avx")
3933 : 750 : (set_attr "type" "sseishft")
3934 : : (set (attr "length_immediate")
3935 : : (if_then_else (match_operand 2 "const_int_operand")
3936 : 750 : (const_string "1")
3937 : : (const_string "0")))
3938 : : (set_attr "mode" "TI")])
3939 : :
3940 : : (define_insn "<insn>v2hi3"
3941 : : [(set (match_operand:V2HI 0 "register_operand" "=x,Yw")
3942 : : (any_shift:V2HI
3943 : : (match_operand:V2HI 1 "register_operand" "0,Yw")
3944 : : (match_operand:DI 2 "nonmemory_operand" "xN,YwN")))]
3945 : 818 : "TARGET_SSE2"
3946 : : "@
3947 : : p<vshift>w\t{%2, %0|%0, %2}
3948 : : vp<vshift>w\t{%2, %1, %0|%0, %1, %2}"
3949 : 250 : [(set_attr "isa" "noavx,avx")
3950 : 250 : (set_attr "type" "sseishft")
3951 : 250 : (set (attr "length_immediate")
3952 : : (if_then_else (match_operand 2 "const_int_operand")
3953 : : (const_string "1")
3954 : 250 : (const_string "0")))
3955 : : (set_attr "mode" "TI")])
3956 : :
3957 : : (define_insn_and_split "*mmx_ashrv2hi3_1"
3958 : : [(set (match_operand:V2HI 0 "register_operand")
3959 : : (lt:V2HI
3960 : : (match_operand:V2HI 1 "register_operand")
3961 : : (match_operand:V2HI 2 "const0_operand")))]
3962 : 150 : "TARGET_SSE2 && ix86_pre_reload_split ()"
3963 : : "#"
3964 : : "&& 1"
3965 : 12 : [(set (match_dup 0) (ashiftrt:V2HI (match_dup 1) (match_dup 3)))]
3966 : 12 : "operands[3] = gen_int_mode (15, DImode);")
3967 : :
3968 : : (define_split
3969 : 12 : [(set (match_operand:V2HI 0 "register_operand")
3970 : : (and:V2HI
3971 : 550133 : (lt:V2HI
3972 : 550133 : (match_operand:V2HI 1 "register_operand")
3973 : 978621 : (match_operand:V2HI 2 "const0_operand"))
3974 : 428476 : (match_operand:V2HI 3 "const1_operand")))]
3975 : 428476 : "TARGET_SSE2 && ix86_pre_reload_split ()"
3976 : 550133 : [(set (match_dup 0) (lshiftrt:V2HI (match_dup 1) (match_dup 4)))]
3977 : 0 : "operands[4] = gen_int_mode (15, DImode);")
3978 : 1800 :
3979 : 1805 : (define_expand "<insn>v8qi3"
3980 : 1069902 : [(set (match_operand:V8QI 0 "register_operand")
3981 : 1071707 : (any_shift:V8QI (match_operand:V8QI 1 "register_operand")
3982 : 0 : (match_operand:DI 2 "nonmemory_operand")))]
3983 : 205017 : "TARGET_MMX_WITH_SSE"
3984 : 205033 : {
3985 : 460859 : ix86_expand_vecop_qihi_partial (<CODE>, operands[0],
3986 : 460838 : operands[1], operands[2]);
3987 : 460859 : DONE;
3988 : : })
3989 : 3 :
3990 : : (define_expand "<insn>v4qi3"
3991 : 1394910 : [(set (match_operand:V4QI 0 "register_operand")
3992 : 1394910 : (any_shift:V4QI (match_operand:V4QI 1 "register_operand")
3993 : 1394910 : (match_operand:DI 2 "nonmemory_operand")))]
3994 : : "TARGET_SSE2"
3995 : 33 : {
3996 : 33 : ix86_expand_vecop_qihi_partial (<CODE>, operands[0],
3997 : 782080 : operands[1], operands[2]);
3998 : 782113 : DONE;
3999 : 782080 : })
4000 : 782080 :
4001 : 7 : (define_insn_and_split "<insn>v2qi3"
4002 : 0 : [(set (match_operand:V2QI 0 "register_operand" "=Q")
4003 : 7 : (any_shift:V2QI
4004 : 7 : (match_operand:V2QI 1 "register_operand" "0")
4005 : 7 : (match_operand:QI 2 "nonmemory_operand" "cI")))
4006 : : (clobber (reg:CC FLAGS_REG))]
4007 : 625 : "!TARGET_PARTIAL_REG_STALL || optimize_size"
4008 : 54 : "#"
4009 : 290 : "(!TARGET_PARTIAL_REG_STALL || optimize_function_for_size_p (cfun))
4010 : 290 : && reload_completed"
4011 : 47 : [(parallel
4012 : 50 : [(set (zero_extract:HI (match_dup 3) (const_int 8) (const_int 8))
4013 : : (subreg:HI
4014 : 176345 : (any_shift:QI
4015 : 176352 : (subreg:QI
4016 : 131 : (zero_extract:HI (match_dup 4)
4017 : 70740 : (const_int 8)
4018 : 113996 : (const_int 8)) 0)
4019 : 113996 : (match_dup 2)) 0))
4020 : 113896 : (clobber (reg:CC FLAGS_REG))])
4021 : 56 : (parallel
4022 : 64 : [(set (strict_low_part (match_dup 0))
4023 : 16 : (any_shift:QI (match_dup 1) (match_dup 2)))
4024 : : (clobber (reg:CC FLAGS_REG))])]
4025 : 47 : {
4026 : 47 : operands[4] = lowpart_subreg (HImode, operands[1], V2QImode);
4027 : 47 : operands[3] = lowpart_subreg (HImode, operands[0], V2QImode);
4028 : 47 : operands[1] = lowpart_subreg (QImode, operands[1], V2QImode);
4029 : 47 : operands[0] = lowpart_subreg (QImode, operands[0], V2QImode);
4030 : : }
4031 : : [(set_attr "type" "multi")
4032 : : (set_attr "mode" "QI")])
4033 : 47 :
4034 : : (define_expand "v<insn>v8qi3"
4035 : : [(set (match_operand:V8QI 0 "register_operand")
4036 : : (any_shift:V8QI
4037 : : (match_operand:V8QI 1 "register_operand")
4038 : : (match_operand:V8QI 2 "register_operand")))]
4039 : : "TARGET_AVX512BW && TARGET_AVX512VL && TARGET_MMX_WITH_SSE"
4040 : 9 : {
4041 : 9 : ix86_expand_vecop_qihi_partial (<CODE>, operands[0],
4042 : 47 : operands[1], operands[2]);
4043 : 9 : DONE;
4044 : : })
4045 : :
4046 : : (define_expand "v<insn>v4qi3"
4047 : 3 : [(set (match_operand:V4QI 0 "register_operand")
4048 : : (any_shift:V4QI
4049 : 3 : (match_operand:V4QI 1 "register_operand")
4050 : 3 : (match_operand:V4QI 2 "register_operand")))]
4051 : 3 : "TARGET_AVX512BW && TARGET_AVX512VL"
4052 : 4 : {
4053 : 4 : ix86_expand_vecop_qihi_partial (<CODE>, operands[0],
4054 : : operands[1], operands[2]);
4055 : 4 : DONE;
4056 : : })
4057 : 5 :
4058 : : (define_expand "vec_shl_<mode>"
4059 : 5 : [(set (match_operand:V248FI 0 "register_operand")
4060 : 5 : (ashift:V1DI
4061 : 5 : (match_operand:V248FI 1 "nonimmediate_operand")
4062 : : (match_operand:DI 2 "nonmemory_operand")))]
4063 : : "TARGET_MMX_WITH_SSE"
4064 : 7 : {
4065 : 8 : rtx op0 = gen_reg_rtx (V1DImode);
4066 : 7 : rtx op1 = force_reg (<MODE>mode, operands[1]);
4067 : :
4068 : 7 : emit_insn (gen_mmx_ashlv1di3
4069 : 9 : (op0, gen_lowpart (V1DImode, op1), operands[2]));
4070 : 7 : emit_move_insn (operands[0], gen_lowpart (<MODE>mode, op0));
4071 : 9 : DONE;
4072 : 3 : })
4073 : 3 :
4074 : : (define_expand "vec_shl_<mode>"
4075 : : [(set (match_operand:V24FI_32 0 "register_operand")
4076 : : (ashift:V1SI
4077 : : (match_operand:V24FI_32 1 "nonimmediate_operand")
4078 : : (match_operand:DI 2 "nonmemory_operand")))]
4079 : : "TARGET_SSE2"
4080 : 4 : {
4081 : 4 : rtx op0 = gen_reg_rtx (V1SImode);
4082 : 4 : rtx op1 = force_reg (<MODE>mode, operands[1]);
4083 : :
4084 : 4 : emit_insn (gen_mmx_ashlv1si3
4085 : 1089 : (op0, gen_lowpart (V1SImode, op1), operands[2]));
4086 : 4 : emit_move_insn (operands[0], gen_lowpart (<MODE>mode, op0));
4087 : 1089 : DONE;
4088 : 1085 : })
4089 : 1085 :
4090 : : (define_expand "vec_shr_<mode>"
4091 : : [(set (match_operand:V248FI 0 "register_operand")
4092 : : (lshiftrt:V1DI
4093 : : (match_operand:V248FI 1 "nonimmediate_operand")
4094 : : (match_operand:DI 2 "nonmemory_operand")))]
4095 : : "TARGET_MMX_WITH_SSE"
4096 : 1085 : {
4097 : 1085 : rtx op0 = gen_reg_rtx (V1DImode);
4098 : 1085 : rtx op1 = force_reg (<MODE>mode, operands[1]);
4099 : :
4100 : 1085 : emit_insn (gen_mmx_lshrv1di3
4101 : 1311 : (op0, gen_lowpart (V1DImode, op1), operands[2]));
4102 : 1085 : emit_move_insn (operands[0], gen_lowpart (<MODE>mode, op0));
4103 : 1311 : DONE;
4104 : 226 : })
4105 : 226 :
4106 : : (define_expand "vec_shr_<mode>"
4107 : : [(set (match_operand:V24FI_32 0 "register_operand")
4108 : : (lshiftrt:V1SI
4109 : : (match_operand:V24FI_32 1 "nonimmediate_operand")
4110 : : (match_operand:DI 2 "nonmemory_operand")))]
4111 : : "TARGET_SSE2"
4112 : 226 : {
4113 : 226 : rtx op0 = gen_reg_rtx (V1SImode);
4114 : 226 : rtx op1 = force_reg (<MODE>mode, operands[1]);
4115 : :
4116 : 226 : emit_insn (gen_mmx_lshrv1si3
4117 : 975 : (op0, gen_lowpart (V1SImode, op1), operands[2]));
4118 : 226 : emit_move_insn (operands[0], gen_lowpart (<MODE>mode, op0));
4119 : 975 : DONE;
4120 : 749 : })
4121 : 749 :
4122 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
4123 : : ;;
4124 : : ;; Parallel integral comparisons
4125 : : ;;
4126 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
4127 : :
4128 : : (define_expand "mmx_eq<mode>3"
4129 : : [(set (match_operand:MMXMODEI 0 "register_operand")
4130 : : (eq:MMXMODEI
4131 : : (match_operand:MMXMODEI 1 "register_mmxmem_operand")
4132 : : (match_operand:MMXMODEI 2 "register_mmxmem_operand")))]
4133 : 147 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4134 : 105 : "ix86_fixup_binary_operands_no_copy (EQ, <MODE>mode, operands);")
4135 : 147 :
4136 : 147 : (define_insn "*mmx_eq<mode>3"
4137 : 147 : [(set (match_operand:MMXMODEI 0 "register_operand" "=y,x,x")
4138 : 105 : (eq:MMXMODEI
4139 : : (match_operand:MMXMODEI 1 "register_mmxmem_operand" "%0,0,x")
4140 : : (match_operand:MMXMODEI 2 "register_mmxmem_operand" "ym,x,x")))]
4141 : 1721 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
4142 : 9233 : && ix86_binary_operator_ok (EQ, <MODE>mode, operands)"
4143 : 7816 : "@
4144 : : pcmpeq<mmxvecsize>\t{%2, %0|%0, %2}
4145 : : pcmpeq<mmxvecsize>\t{%2, %0|%0, %2}
4146 : 14603 : vpcmpeq<mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
4147 : 14759 : [(set_attr "isa" "*,sse2_noavx,avx")
4148 : : (set_attr "mmx_isa" "native,*,*")
4149 : 22200 : (set_attr "type" "mmxcmp,ssecmp,ssecmp")
4150 : 156 : (set_attr "mode" "DI,TI,TI")])
4151 : 156 :
4152 : : (define_insn "*eq<mode>3"
4153 : : [(set (match_operand:VI_16_32 0 "register_operand" "=x,x")
4154 : : (eq:VI_16_32
4155 : : (match_operand:VI_16_32 1 "register_operand" "%0,x")
4156 : : (match_operand:VI_16_32 2 "register_operand" "x,x")))]
4157 : 470 : "TARGET_SSE2"
4158 : : "@
4159 : : pcmpeq<mmxvecsize>\t{%2, %0|%0, %2}
4160 : : vpcmpeq<mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
4161 : 2054 : [(set_attr "isa" "noavx,avx")
4162 : 2054 : (set_attr "type" "ssecmp")
4163 : : (set_attr "mode" "TI")])
4164 : 2054 :
4165 : : (define_insn "mmx_gt<mode>3"
4166 : : [(set (match_operand:MMXMODEI 0 "register_operand" "=y,x,x")
4167 : : (gt:MMXMODEI
4168 : : (match_operand:MMXMODEI 1 "register_operand" "0,0,x")
4169 : : (match_operand:MMXMODEI 2 "register_mmxmem_operand" "ym,x,x")))]
4170 : 1123 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4171 : 4053229 : "@
4172 : : pcmpgt<mmxvecsize>\t{%2, %0|%0, %2}
4173 : : pcmpgt<mmxvecsize>\t{%2, %0|%0, %2}
4174 : 7775 : vpcmpgt<mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
4175 : 4061004 : [(set_attr "isa" "*,sse2_noavx,avx")
4176 : 4053229 : (set_attr "mmx_isa" "native,*,*")
4177 : 4061004 : (set_attr "type" "mmxcmp,ssecmp,ssecmp")
4178 : 4053229 : (set_attr "mode" "DI,TI,TI")])
4179 : 4053229 :
4180 : 4053229 : (define_insn "*gt<mode>3"
4181 : : [(set (match_operand:VI_16_32 0 "register_operand" "=x,x")
4182 : 4053135 : (gt:VI_16_32
4183 : 4053135 : (match_operand:VI_16_32 1 "register_operand" "0,x")
4184 : : (match_operand:VI_16_32 2 "register_operand" "x,x")))]
4185 : 4013457 : "TARGET_SSE2"
4186 : 4013173 : "@
4187 : 4013173 : pcmpgt<mmxvecsize>\t{%2, %0|%0, %2}
4188 : 4013173 : vpcmpgt<mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
4189 : 4014730 : [(set_attr "isa" "noavx,avx")
4190 : 1557 : (set_attr "type" "ssecmp")
4191 : 4994 : (set_attr "mode" "TI")])
4192 : 6551 :
4193 : 4994 : (define_insn "*xop_maskcmp<mode>3"
4194 : 488 : [(set (match_operand:MMXMODEI 0 "register_operand" "=x")
4195 : 4506 : (match_operator:MMXMODEI 1 "ix86_comparison_int_operator"
4196 : : [(match_operand:MMXMODEI 2 "register_operand" "x")
4197 : 4602927 : (match_operand:MMXMODEI 3 "register_operand" "x")]))]
4198 : 4603056 : "TARGET_XOP"
4199 : 4602927 : "vpcom%Y1<mmxvecsize>\t{%3, %2, %0|%0, %2, %3}"
4200 : 4602927 : [(set_attr "type" "sse4arg")
4201 : 4602927 : (set_attr "mode" "TI")])
4202 : 4602927 :
4203 : 12462 : (define_insn "*xop_maskcmp<mode>3"
4204 : 2919 : [(set (match_operand:VI_16_32 0 "register_operand" "=x")
4205 : 15381 : (match_operator:VI_16_32 1 "ix86_comparison_int_operator"
4206 : : [(match_operand:VI_16_32 2 "register_operand" "x")
4207 : 2919 : (match_operand:VI_16_32 3 "register_operand" "x")]))]
4208 : 0 : "TARGET_XOP"
4209 : : "vpcom%Y1<mmxvecsize>\t{%3, %2, %0|%0, %2, %3}"
4210 : : [(set_attr "type" "sse4arg")
4211 : : (set_attr "mode" "TI")])
4212 : 2348 :
4213 : 2348 : (define_insn "*xop_maskcmp_uns<mode>3"
4214 : : [(set (match_operand:MMXMODEI 0 "register_operand" "=x")
4215 : 2348 : (match_operator:MMXMODEI 1 "ix86_comparison_uns_operator"
4216 : : [(match_operand:MMXMODEI 2 "register_operand" "x")
4217 : : (match_operand:MMXMODEI 3 "register_operand" "x")]))]
4218 : 3412276 : "TARGET_XOP"
4219 : : "vpcom%Y1u<mmxvecsize>\t{%3, %2, %0|%0, %2, %3}"
4220 : : [(set_attr "type" "sse4arg")
4221 : : (set_attr "mode" "TI")])
4222 : 3421404 :
4223 : 3421404 : (define_insn "*xop_maskcmp_uns<mode>3"
4224 : 3412276 : [(set (match_operand:VI_16_32 0 "register_operand" "=x")
4225 : 3421404 : (match_operator:VI_16_32 1 "ix86_comparison_uns_operator"
4226 : 3412276 : [(match_operand:VI_16_32 2 "register_operand" "x")
4227 : 3412276 : (match_operand:VI_16_32 3 "register_operand" "x")]))]
4228 : 0 : "TARGET_XOP"
4229 : 2894057 : "vpcom%Y1u<mmxvecsize>\t{%3, %2, %0|%0, %2, %3}"
4230 : 2894057 : [(set_attr "type" "sse4arg")
4231 : 2894057 : (set_attr "mode" "TI")])
4232 : 2895813 :
4233 : 2895813 : (define_expand "vec_cmp<mode><mode>"
4234 : 2894057 : [(set (match_operand:MMXMODEI 0 "register_operand")
4235 : 2895813 : (match_operator:MMXMODEI 1 ""
4236 : 2894057 : [(match_operand:MMXMODEI 2 "register_operand")
4237 : 2894057 : (match_operand:MMXMODEI 3 "register_operand")]))]
4238 : 2894057 : "TARGET_MMX_WITH_SSE"
4239 : 2894701 : {
4240 : 2894701 : bool ok = ix86_expand_int_vec_cmp (operands);
4241 : 2894701 : gcc_assert (ok);
4242 : 6852836 : DONE;
4243 : 2894057 : })
4244 : 2894057 :
4245 : : (define_expand "vec_cmp<mode><mode>"
4246 : 6806798 : [(set (match_operand:VI_16_32 0 "register_operand")
4247 : 6686478 : (match_operator:VI_16_32 1 ""
4248 : 4174242 : [(match_operand:VI_16_32 2 "register_operand")
4249 : 7022728 : (match_operand:VI_16_32 3 "register_operand")]))]
4250 : 3958135 : "TARGET_SSE2"
4251 : 3964543 : {
4252 : 3964543 : bool ok = ix86_expand_int_vec_cmp (operands);
4253 : 103 : gcc_assert (ok);
4254 : 3412422 : DONE;
4255 : 3412319 : })
4256 : 3412399 :
4257 : 3412319 : (define_expand "vec_cmpu<mode><mode>"
4258 : 3412399 : [(set (match_operand:MMXMODEI 0 "register_operand")
4259 : 3412356 : (match_operator:MMXMODEI 1 ""
4260 : 3412399 : [(match_operand:MMXMODEI 2 "register_operand")
4261 : 3412319 : (match_operand:MMXMODEI 3 "register_operand")]))]
4262 : 3412300 : "TARGET_MMX_WITH_SSE"
4263 : 3412497 : {
4264 : 3412461 : bool ok = ix86_expand_int_vec_cmp (operands);
4265 : 3412442 : gcc_assert (ok);
4266 : 3412442 : DONE;
4267 : 3412288 : })
4268 : 3412477 :
4269 : 3412288 : (define_expand "vec_cmpu<mode><mode>"
4270 : 213 : [(set (match_operand:VI_16_32 0 "register_operand")
4271 : 3360513 : (match_operator:VI_16_32 1 ""
4272 : 3238187 : [(match_operand:VI_16_32 2 "register_operand")
4273 : 100978 : (match_operand:VI_16_32 3 "register_operand")]))]
4274 : 3461082 : "TARGET_SSE2"
4275 : 114 : {
4276 : 1819 : bool ok = ix86_expand_int_vec_cmp (operands);
4277 : 1825 : gcc_assert (ok);
4278 : 108 : DONE;
4279 : 166 : })
4280 : 274 :
4281 : 164 : (define_expand "vcond_mask_<mode><mmxintvecmodelower>"
4282 : 272 : [(set (match_operand:MMXMODE124 0 "register_operand")
4283 : 272 : (vec_merge:MMXMODE124
4284 : 108 : (match_operand:MMXMODE124 1 "register_operand")
4285 : 131 : (match_operand:MMXMODE124 2 "register_operand")
4286 : 131 : (match_operand:<mmxintvecmode> 3 "register_operand")))]
4287 : : "TARGET_MMX_WITH_SSE"
4288 : 286 : {
4289 : 286 : ix86_expand_sse_movcc (operands[0], operands[3],
4290 : : operands[1], operands[2]);
4291 : 231 : DONE;
4292 : 12 : })
4293 : 21 :
4294 : 12 : (define_expand "vcond_mask_<mode><mode>"
4295 : 9 : [(set (match_operand:VI_16_32 0 "register_operand")
4296 : 12 : (vec_merge:VI_16_32
4297 : 21 : (match_operand:VI_16_32 1 "register_operand")
4298 : 12 : (match_operand:VI_16_32 2 "register_operand")
4299 : : (match_operand:VI_16_32 3 "register_operand")))]
4300 : 12 : "TARGET_SSE2"
4301 : 108 : {
4302 : 110 : ix86_expand_sse_movcc (operands[0], operands[3],
4303 : 2 : operands[1], operands[2]);
4304 : 108 : DONE;
4305 : : })
4306 : 33 :
4307 : : (define_insn "mmx_pblendvb_v8qi"
4308 : 33 : [(set (match_operand:V8QI 0 "register_operand" "=Yr,*x,x")
4309 : 0 : (unspec:V8QI
4310 : 33 : [(match_operand:V8QI 1 "register_operand" "0,0,x")
4311 : : (match_operand:V8QI 2 "register_operand" "Yr,*x,x")
4312 : : (match_operand:V8QI 3 "register_operand" "Yz,Yz,x")]
4313 : : UNSPEC_BLENDV))]
4314 : 1711 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
4315 : : "@
4316 : : pblendvb\t{%3, %2, %0|%0, %2, %3}
4317 : : pblendvb\t{%3, %2, %0|%0, %2, %3}
4318 : 3222 : vpblendvb\t{%3, %2, %1, %0|%0, %1, %2, %3}"
4319 : 3192 : [(set_attr "isa" "noavx,noavx,avx")
4320 : 30 : (set_attr "type" "ssemov")
4321 : 3222 : (set_attr "prefix_extra" "1")
4322 : 30 : (set_attr "length_immediate" "1")
4323 : : (set_attr "prefix" "orig,orig,vex")
4324 : : (set_attr "btver2_decode" "vector")
4325 : : (set_attr "mode" "TI")])
4326 : :
4327 : : (define_insn_and_split "*mmx_pblendvb_v8qi_1"
4328 : : [(set (match_operand:V8QI 0 "register_operand")
4329 : : (unspec:V8QI
4330 : : [(match_operand:V8QI 1 "register_operand")
4331 : : (match_operand:V8QI 2 "register_operand")
4332 : : (eq:V8QI
4333 : : (eq:V8QI
4334 : : (match_operand:V8QI 3 "register_operand")
4335 : : (match_operand:V8QI 4 "nonmemory_operand"))
4336 : : (match_operand:V8QI 5 "const0_operand"))]
4337 : : UNSPEC_BLENDV))]
4338 : 0 : "TARGET_MMX_WITH_SSE && ix86_pre_reload_split ()"
4339 : 0 : "#"
4340 : : "&& 1"
4341 : 0 : [(set (match_dup 6)
4342 : 6 : (eq:V8QI (match_dup 3) (match_dup 7)))
4343 : 6 : (set (match_dup 0)
4344 : 6 : (unspec:V8QI
4345 : 6 : [(match_dup 2)
4346 : : (match_dup 1)
4347 : : (match_dup 6)]
4348 : : UNSPEC_BLENDV))]
4349 : 0 : {
4350 : 0 : operands[6] = gen_reg_rtx (V8QImode);
4351 : 0 : operands[7] = force_reg (V8QImode, operands[4]);
4352 : : })
4353 : :
4354 : : (define_insn_and_split "*mmx_pblendvb_v8qi_2"
4355 : 0 : [(set (match_operand:V8QI 0 "register_operand")
4356 : : (unspec:V8QI
4357 : : [(match_operand:V8QI 1 "register_operand")
4358 : : (match_operand:V8QI 2 "register_operand")
4359 : : (subreg:V8QI
4360 : 0 : (eq:MMXMODE24
4361 : : (eq:MMXMODE24
4362 : : (match_operand:MMXMODE24 3 "register_operand")
4363 : : (match_operand:MMXMODE24 4 "nonmemory_operand"))
4364 : : (match_operand:MMXMODE24 5 "const0_operand")) 0)]
4365 : : UNSPEC_BLENDV))]
4366 : 28 : "TARGET_MMX_WITH_SSE && ix86_pre_reload_split ()"
4367 : 0 : "#"
4368 : 1 : "&& 1"
4369 : 0 : [(set (match_dup 6)
4370 : 40 : (eq:MMXMODE24 (match_dup 3) (match_dup 8)))
4371 : 30 : (set (match_dup 0)
4372 : 15 : (unspec:V8QI
4373 : 15 : [(match_dup 2)
4374 : : (match_dup 1)
4375 : : (match_dup 7)]
4376 : : UNSPEC_BLENDV))]
4377 : 9 : {
4378 : 9 : operands[6] = gen_reg_rtx (<MODE>mode);
4379 : 9 : operands[7] = lowpart_subreg (V8QImode, operands[6], <MODE>mode);
4380 : 9 : operands[8] = force_reg (<MODE>mode, operands[4]);
4381 : : })
4382 : :
4383 : : (define_insn "mmx_pblendvb_<mode>"
4384 : 9 : [(set (match_operand:VI_16_32 0 "register_operand" "=Yr,*x,x")
4385 : : (unspec:VI_16_32
4386 : : [(match_operand:VI_16_32 1 "register_operand" "0,0,x")
4387 : : (match_operand:VI_16_32 2 "register_operand" "Yr,*x,x")
4388 : : (match_operand:VI_16_32 3 "register_operand" "Yz,Yz,x")]
4389 : 9 : UNSPEC_BLENDV))]
4390 : 1759 : "TARGET_SSE4_1"
4391 : : "@
4392 : : pblendvb\t{%3, %2, %0|%0, %2, %3}
4393 : : pblendvb\t{%3, %2, %0|%0, %2, %3}
4394 : 587 : vpblendvb\t{%3, %2, %1, %0|%0, %1, %2, %3}"
4395 : 591 : [(set_attr "isa" "noavx,noavx,avx")
4396 : : (set_attr "type" "ssemov")
4397 : 591 : (set_attr "prefix_extra" "1")
4398 : 0 : (set_attr "length_immediate" "1")
4399 : 4 : (set_attr "prefix" "orig,orig,vex")
4400 : : (set_attr "btver2_decode" "vector")
4401 : : (set_attr "mode" "TI")])
4402 : :
4403 : : (define_insn_and_split "*mmx_pblendvb_<mode>_1"
4404 : : [(set (match_operand:VI_16_32 0 "register_operand")
4405 : : (unspec:VI_16_32
4406 : : [(match_operand:VI_16_32 1 "register_operand")
4407 : : (match_operand:VI_16_32 2 "register_operand")
4408 : : (eq:VI_16_32
4409 : : (eq:VI_16_32
4410 : : (match_operand:VI_16_32 3 "register_operand")
4411 : : (match_operand:VI_16_32 4 "nonmemory_operand"))
4412 : : (match_operand:VI_16_32 5 "const0_operand"))]
4413 : : UNSPEC_BLENDV))]
4414 : 36 : "TARGET_SSE2 && ix86_pre_reload_split ()"
4415 : 0 : "#"
4416 : : "&& 1"
4417 : 0 : [(set (match_dup 6)
4418 : 30 : (eq:VI_16_32 (match_dup 3) (match_dup 7)))
4419 : 24 : (set (match_dup 0)
4420 : 12 : (unspec:VI_16_32
4421 : 24 : [(match_dup 2)
4422 : : (match_dup 1)
4423 : : (match_dup 6)]
4424 : 4877 : UNSPEC_BLENDV))]
4425 : 4895 : {
4426 : 6761 : operands[6] = gen_reg_rtx (<MODE>mode);
4427 : 6770 : operands[7] = force_reg (<MODE>mode, operands[4]);
4428 : 6761 : })
4429 : 6743 :
4430 : 6743 : (define_insn_and_split "*mmx_pblendvb_v4qi_2"
4431 : 6761 : [(set (match_operand:V4QI 0 "register_operand")
4432 : 6743 : (unspec:V4QI
4433 : 6743 : [(match_operand:V4QI 1 "register_operand")
4434 : 6743 : (match_operand:V4QI 2 "register_operand")
4435 : 6743 : (subreg:V4QI
4436 : 18 : (eq:V2HI
4437 : 6743 : (eq:V2HI
4438 : : (match_operand:V2HI 3 "register_operand")
4439 : 5279 : (match_operand:V2HI 4 "nonmemory_operand"))
4440 : 5279 : (match_operand:V2HI 5 "const0_operand")) 0)]
4441 : 5 : UNSPEC_BLENDV))]
4442 : 5328 : "TARGET_SSE2 && ix86_pre_reload_split ()"
4443 : 5 : "#"
4444 : 9 : "&& 1"
4445 : 0 : [(set (match_dup 6)
4446 : 19 : (eq:V2HI (match_dup 3) (match_dup 8)))
4447 : : (set (match_dup 0)
4448 : 5 : (unspec:V4QI
4449 : : [(match_dup 2)
4450 : 732 : (match_dup 1)
4451 : 732 : (match_dup 7)]
4452 : : UNSPEC_BLENDV))]
4453 : 15 : {
4454 : 15 : operands[6] = gen_reg_rtx (V2HImode);
4455 : 15 : operands[7] = lowpart_subreg (V4QImode, operands[6], V2HImode);
4456 : 19703 : operands[8] = force_reg (V2HImode, operands[4]);
4457 : 19688 : })
4458 : 0 :
4459 : 2 : ;; XOP parallel XMM conditional moves
4460 : 19 : (define_insn "*xop_pcmov_<mode>"
4461 : : [(set (match_operand:MMXMODE124 0 "register_operand" "=x")
4462 : : (if_then_else:MMXMODE124
4463 : : (match_operand:MMXMODE124 3 "register_operand" "x")
4464 : : (match_operand:MMXMODE124 1 "register_operand" "x")
4465 : 15 : (match_operand:MMXMODE124 2 "register_operand" "x")))]
4466 : 222 : "TARGET_XOP && TARGET_MMX_WITH_SSE"
4467 : : "vpcmov\t{%3, %2, %1, %0|%0, %1, %2, %3}"
4468 : : [(set_attr "type" "sse4arg")
4469 : : (set_attr "mode" "TI")])
4470 : 471 :
4471 : 462 : (define_insn "*xop_pcmov_<mode>"
4472 : 9 : [(set (match_operand:V4F_64 0 "register_operand" "=x")
4473 : 474 : (if_then_else:V4F_64
4474 : : (match_operand:V4F_64 3 "register_operand" "x")
4475 : : (match_operand:V4F_64 1 "register_operand" "x")
4476 : : (match_operand:V4F_64 2 "register_operand" "x")))]
4477 : 18 : "TARGET_XOP && TARGET_MMX_WITH_SSE"
4478 : : "vpcmov\t{%3, %2, %1, %0|%0, %1, %2, %3}"
4479 : : [(set_attr "type" "sse4arg")
4480 : : (set_attr "mode" "TI")])
4481 : 3 :
4482 : 3 : (define_insn "*xop_pcmov_<mode>"
4483 : 1 : [(set (match_operand:VI_16_32 0 "register_operand" "=x")
4484 : 3 : (if_then_else:VI_16_32
4485 : 1 : (match_operand:VI_16_32 3 "register_operand" "x")
4486 : 0 : (match_operand:VI_16_32 1 "register_operand" "x")
4487 : 1 : (match_operand:VI_16_32 2 "register_operand" "x")))]
4488 : 0 : "TARGET_XOP"
4489 : : "vpcmov\t{%3, %2, %1, %0|%0, %1, %2, %3}"
4490 : : [(set_attr "type" "sse4arg")
4491 : : (set_attr "mode" "TI")])
4492 : 243 :
4493 : 243 : (define_insn "*xop_pcmov_<mode>"
4494 : : [(set (match_operand:V2F_32 0 "register_operand" "=x")
4495 : 243 : (if_then_else:V2F_32
4496 : : (match_operand:V2F_32 3 "register_operand" "x")
4497 : : (match_operand:V2F_32 1 "register_operand" "x")
4498 : : (match_operand:V2F_32 2 "register_operand" "x")))]
4499 : 3 : "TARGET_XOP"
4500 : : "vpcmov\t{%3, %2, %1, %0|%0, %1, %2, %3}"
4501 : : [(set_attr "type" "sse4arg")
4502 : : (set_attr "mode" "TI")])
4503 : 3 :
4504 : 3 : ;; XOP permute instructions
4505 : : (define_insn "mmx_ppermv64"
4506 : 3 : [(set (match_operand:V8QI 0 "register_operand" "=x")
4507 : 318 : (unspec:V8QI
4508 : 318 : [(match_operand:V8QI 1 "register_operand" "x")
4509 : : (match_operand:V8QI 2 "register_operand" "x")
4510 : 311 : (match_operand:V16QI 3 "nonimmediate_operand" "xm")]
4511 : 311 : UNSPEC_XOP_PERMUTE))]
4512 : 594 : "TARGET_XOP && TARGET_MMX_WITH_SSE"
4513 : 311 : "vpperm\t{%3, %2, %1, %0|%0, %1, %2, %3}"
4514 : 311 : [(set_attr "type" "sse4arg")
4515 : : (set_attr "mode" "TI")])
4516 : 307 :
4517 : 307 : (define_insn "mmx_ppermv32"
4518 : 307 : [(set (match_operand:V4QI 0 "register_operand" "=x")
4519 : 307 : (unspec:V4QI
4520 : 307 : [(match_operand:V4QI 1 "register_operand" "x")
4521 : : (match_operand:V4QI 2 "register_operand" "x")
4522 : 306 : (match_operand:V16QI 3 "nonimmediate_operand" "xm")]
4523 : 306 : UNSPEC_XOP_PERMUTE))]
4524 : 306 : "TARGET_XOP"
4525 : 306 : "vpperm\t{%3, %2, %1, %0|%0, %1, %2, %3}"
4526 : : [(set_attr "type" "sse4arg")
4527 : 302 : (set_attr "mode" "TI")])
4528 : :
4529 : 80 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
4530 : 80 : ;;
4531 : : ;; Parallel integral logical operations
4532 : 10412 : ;;
4533 : 10492 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
4534 : :
4535 : 10 : (define_expand "one_cmpl<mode>2"
4536 : 10 : [(set (match_operand:MMXMODEI 0 "register_operand")
4537 : 10 : (xor:MMXMODEI
4538 : : (match_operand:MMXMODEI 1 "register_operand")
4539 : 10 : (match_dup 2)))]
4540 : 10 : "TARGET_MMX_WITH_SSE"
4541 : 40 : "operands[2] = force_reg (<MODE>mode, CONSTM1_RTX (<MODE>mode));")
4542 : :
4543 : 10 : (define_insn "one_cmpl<mode>2"
4544 : 10 : [(set (match_operand:VI_16_32 0 "register_operand" "=?r,&x,&v")
4545 : 40 : (not:VI_16_32
4546 : 10 : (match_operand:VI_16_32 1 "register_operand" "0,x,v")))]
4547 : 10 : ""
4548 : : "#"
4549 : 30 : [(set_attr "isa" "*,sse2,avx512vl")
4550 : 0 : (set_attr "type" "negnot,sselog1,sselog1")
4551 : 0 : (set_attr "mode" "SI,TI,TI")])
4552 : :
4553 : : (define_split
4554 : 5 : [(set (match_operand:VI_16_32 0 "general_reg_operand")
4555 : 1 : (not:VI_16_32
4556 : 5 : (match_operand:VI_16_32 1 "general_reg_operand")))]
4557 : 7 : "reload_completed"
4558 : 3 : [(set (match_dup 0)
4559 : 374014 : (not:SI (match_dup 1)))]
4560 : 9 : {
4561 : 14 : operands[1] = lowpart_subreg (SImode, operands[1], <MODE>mode);
4562 : 374018 : operands[0] = lowpart_subreg (SImode, operands[0], <MODE>mode);
4563 : : })
4564 : :
4565 : : (define_split
4566 : 3 : [(set (match_operand:VI_16_32 0 "sse_reg_operand")
4567 : 0 : (not:VI_16_32
4568 : : (match_operand:VI_16_32 1 "sse_reg_operand")))]
4569 : 10 : "TARGET_SSE2 && reload_completed"
4570 : 7 : [(set (match_dup 0) (match_dup 2))
4571 : 373992 : (set (match_dup 0)
4572 : 40 : (xor:V16QI
4573 : 40 : (match_dup 0) (match_dup 1)))]
4574 : 374039 : {
4575 : 27 : operands[2] = CONSTM1_RTX (V16QImode);
4576 : 7 : operands[1] = lowpart_subreg (V16QImode, operands[1], <MODE>mode);
4577 : 27 : operands[0] = lowpart_subreg (V16QImode, operands[0], <MODE>mode);
4578 : 0 : })
4579 : 20 :
4580 : : (define_expand "andn<mode>3"
4581 : 7 : [(set (match_operand:MMXMODEI 0 "register_operand")
4582 : : (and:MMXMODEI
4583 : : (not:MMXMODEI (match_operand:MMXMODEI 2 "register_operand"))
4584 : : (match_operand:MMXMODEI 1 "register_operand")))]
4585 : 7 : "TARGET_MMX_WITH_SSE")
4586 : :
4587 : : (define_insn "mmx_andnot<mode>3"
4588 : : [(set (match_operand:MMXMODEI 0 "register_operand" "=y,x,x,v")
4589 : : (and:MMXMODEI
4590 : 0 : (not:MMXMODEI (match_operand:MMXMODEI 1 "register_operand" "0,0,x,v"))
4591 : 30 : (match_operand:MMXMODEI 2 "register_mmxmem_operand" "ym,x,x,v")))]
4592 : 214 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4593 : 30 : "@
4594 : 0 : pandn\t{%2, %0|%0, %2}
4595 : 30 : pandn\t{%2, %0|%0, %2}
4596 : 1661 : vpandn\t{%2, %1, %0|%0, %1, %2}
4597 : 1536 : vpandnd\t{%2, %1, %0|%0, %1, %2}"
4598 : 125 : [(set_attr "isa" "*,sse2_noavx,avx,avx512vl")
4599 : 1536 : (set_attr "mmx_isa" "native,*,*,*")
4600 : 118 : (set_attr "type" "mmxadd,sselog,sselog,sselog")
4601 : 7 : (set_attr "mode" "DI,TI,TI,TI")])
4602 : 7 :
4603 : : (define_insn "*andnot<mode>3"
4604 : 97 : [(set (match_operand:VI_16_32 0 "register_operand" "=?&r,?r,x,x,v")
4605 : 97 : (and:VI_16_32
4606 : 97 : (not:VI_16_32
4607 : : (match_operand:VI_16_32 1 "register_operand" "0,r,0,x,v"))
4608 : 84 : (match_operand:VI_16_32 2 "register_operand" "r,r,x,x,v")))
4609 : 13 : (clobber (reg:CC FLAGS_REG))]
4610 : 13 : ""
4611 : : "#"
4612 : 100 : [(set_attr "isa" "*,bmi,sse2_noavx,avx,avx512vl")
4613 : 100 : (set_attr "type" "alu,bitmanip,sselog,sselog,sselog")
4614 : 100 : (set_attr "mode" "SI,SI,TI,TI,TI")])
4615 : :
4616 : 90 : (define_split
4617 : 10 : [(set (match_operand:VI_16_32 0 "general_reg_operand")
4618 : 10 : (and:VI_16_32
4619 : : (not:VI_16_32 (match_operand:VI_16_32 1 "general_reg_operand"))
4620 : 0 : (match_operand:VI_16_32 2 "general_reg_operand")))
4621 : 0 : (clobber (reg:CC FLAGS_REG))]
4622 : 1 : "TARGET_BMI && reload_completed"
4623 : 0 : [(parallel
4624 : 3 : [(set (match_dup 0)
4625 : : (and:SI (not:SI (match_dup 1)) (match_dup 2)))
4626 : : (clobber (reg:CC FLAGS_REG))])]
4627 : 0 : {
4628 : 0 : operands[2] = lowpart_subreg (SImode, operands[2], <MODE>mode);
4629 : 0 : operands[1] = lowpart_subreg (SImode, operands[1], <MODE>mode);
4630 : 0 : operands[0] = lowpart_subreg (SImode, operands[0], <MODE>mode);
4631 : : })
4632 : :
4633 : : (define_split
4634 : 0 : [(set (match_operand:VI_16_32 0 "general_reg_operand")
4635 : : (and:VI_16_32
4636 : : (not:VI_16_32 (match_operand:VI_16_32 1 "general_reg_operand"))
4637 : : (match_operand:VI_16_32 2 "general_reg_operand")))
4638 : : (clobber (reg:CC FLAGS_REG))]
4639 : 3 : "!TARGET_BMI && reload_completed"
4640 : 3 : [(set (match_dup 0)
4641 : : (not:SI (match_dup 1)))
4642 : 100 : (parallel
4643 : 48 : [(set (match_dup 0)
4644 : 48 : (and:SI (match_dup 0) (match_dup 2)))
4645 : 100 : (clobber (reg:CC FLAGS_REG))])]
4646 : 3 : {
4647 : 3 : operands[2] = lowpart_subreg (SImode, operands[2], <MODE>mode);
4648 : 3 : operands[1] = lowpart_subreg (SImode, operands[1], <MODE>mode);
4649 : 3 : operands[0] = lowpart_subreg (SImode, operands[0], <MODE>mode);
4650 : : })
4651 : :
4652 : : (define_split
4653 : 3 : [(set (match_operand:VI_16_32 0 "sse_reg_operand")
4654 : : (and:VI_16_32
4655 : : (not:VI_16_32 (match_operand:VI_16_32 1 "sse_reg_operand"))
4656 : : (match_operand:VI_16_32 2 "sse_reg_operand")))
4657 : : (clobber (reg:CC FLAGS_REG))]
4658 : 51 : "TARGET_SSE2 && reload_completed"
4659 : 52 : [(set (match_dup 0)
4660 : 48 : (and:V16QI (not:V16QI (match_dup 1)) (match_dup 2)))]
4661 : 48 : {
4662 : 2172 : operands[2] = lowpart_subreg (V16QImode, operands[2], <MODE>mode);
4663 : 2246 : operands[1] = lowpart_subreg (V16QImode, operands[1], <MODE>mode);
4664 : 112 : operands[0] = lowpart_subreg (V16QImode, operands[0], <MODE>mode);
4665 : 2134 : })
4666 : 138 :
4667 : 76 : (define_expand "mmx_<code><mode>3"
4668 : 114 : [(set (match_operand:MMXMODEI 0 "register_operand")
4669 : : (any_logic:MMXMODEI
4670 : 2 : (match_operand:MMXMODEI 1 "register_mmxmem_operand")
4671 : : (match_operand:MMXMODEI 2 "register_mmxmem_operand")))]
4672 : 48 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4673 : 109 : "ix86_fixup_binary_operands_no_copy (<CODE>, <MODE>mode, operands);")
4674 : :
4675 : : (define_expand "<code><mode>3"
4676 : : [(set (match_operand:MMXMODEI 0 "register_operand")
4677 : 282 : (any_logic:MMXMODEI
4678 : : (match_operand:MMXMODEI 1 "register_operand")
4679 : 173 : (match_operand:MMXMODEI 2 "register_operand")))]
4680 : 173 : "TARGET_MMX_WITH_SSE")
4681 : 109 :
4682 : : (define_insn "*mmx_<code><mode>3"
4683 : : [(set (match_operand:MMXMODEI 0 "register_operand" "=y,x,x,v")
4684 : 138 : (any_logic:MMXMODEI
4685 : : (match_operand:MMXMODEI 1 "register_mmxmem_operand" "%0,0,x,v")
4686 : 1584 : (match_operand:MMXMODEI 2 "register_mmxmem_operand" "ym,x,x,v")))]
4687 : 1252 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
4688 : 22566 : && ix86_binary_operator_ok (<CODE>, <MODE>mode, operands)"
4689 : 7913 : "@
4690 : 123 : p<logic>\t{%2, %0|%0, %2}
4691 : 544 : p<logic>\t{%2, %0|%0, %2}
4692 : 25467 : vp<logic>\t{%2, %1, %0|%0, %1, %2}
4693 : 26384 : vp<logic>d\t{%2, %1, %0|%0, %1, %2}"
4694 : 19325 : [(set_attr "isa" "*,sse2_noavx,avx,avx512vl")
4695 : : (set_attr "mmx_isa" "native,*,*,*")
4696 : 33881 : (set_attr "type" "mmxadd,sselog,sselog,sselog")
4697 : : (set_attr "mode" "DI,TI,TI,TI")])
4698 : 85 :
4699 : 2 : (define_expand "<code><mode>3"
4700 : 85 : [(set (match_operand:VI_16_32 0 "nonimmediate_operand")
4701 : 179 : (any_logic:VI_16_32
4702 : 85 : (match_operand:VI_16_32 1 "nonimmediate_operand")
4703 : 94 : (match_operand:VI_16_32 2 "nonimmediate_or_x86_64_const_vector_operand")))]
4704 : 92 : ""
4705 : 300 : "ix86_expand_binary_operator (<CODE>, <MODE>mode, operands); DONE;")
4706 : :
4707 : : (define_insn "*<code><mode>3"
4708 : : [(set (match_operand:VI_16_32 0 "nonimmediate_operand" "=?r,m,x,x,v")
4709 : : (any_logic:VI_16_32
4710 : : (match_operand:VI_16_32 1 "nonimmediate_operand" "%0,0,0,x,v")
4711 : : (match_operand:VI_16_32 2 "nonimmediate_or_x86_64_const_vector_operand" "r,i,x,x,v")))
4712 : : (clobber (reg:CC FLAGS_REG))]
4713 : 2663 : "ix86_binary_operator_ok (<CODE>, <MODE>mode, operands)"
4714 : 175 : "#"
4715 : 761 : [(set_attr "isa" "*,*,sse2_noavx,avx,avx512vl")
4716 : 761 : (set_attr "type" "alu,alu,sselog,sselog,sselog")
4717 : 2899 : (set_attr "mode" "SI,SI,TI,TI,TI")])
4718 : 3196 :
4719 : 1210 : (define_split
4720 : 1191 : [(set (match_operand:VI_16_32 0 "nonimmediate_gr_operand")
4721 : 460 : (any_logic:VI_16_32
4722 : 5665 : (match_operand:VI_16_32 1 "nonimmediate_gr_operand")
4723 : 84 : (match_operand:VI_16_32 2 "reg_or_const_vector_operand")))
4724 : 1423 : (clobber (reg:CC FLAGS_REG))]
4725 : 1442 : "reload_completed"
4726 : 51 : [(parallel
4727 : 703 : [(set (match_dup 0)
4728 : 234 : (any_logic:<mmxinsnmode> (match_dup 1) (match_dup 2)))
4729 : 234 : (clobber (reg:CC FLAGS_REG))])]
4730 : 754 : {
4731 : 51 : if (!register_operand (operands[2], <MODE>mode))
4732 : : {
4733 : 9 : HOST_WIDE_INT val = ix86_convert_const_vector_to_integer (operands[2],
4734 : : <MODE>mode);
4735 : 9 : operands[2] = GEN_INT (val);
4736 : : }
4737 : : else
4738 : 42 : operands[2] = lowpart_subreg (<mmxinsnmode>mode, operands[2], <MODE>mode);
4739 : 51 : operands[1] = lowpart_subreg (<mmxinsnmode>mode, operands[1], <MODE>mode);
4740 : 51 : operands[0] = lowpart_subreg (<mmxinsnmode>mode, operands[0], <MODE>mode);
4741 : : })
4742 : :
4743 : : (define_split
4744 : 51 : [(set (match_operand:VI_16_32 0 "sse_reg_operand")
4745 : : (any_logic:VI_16_32
4746 : : (match_operand:VI_16_32 1 "sse_reg_operand")
4747 : : (match_operand:VI_16_32 2 "sse_reg_operand")))
4748 : 51 : (clobber (reg:CC FLAGS_REG))]
4749 : 234 : "TARGET_SSE2 && reload_completed"
4750 : 469 : [(set (match_dup 0)
4751 : 234 : (any_logic:V16QI (match_dup 1) (match_dup 2)))]
4752 : 234 : {
4753 : 722 : operands[2] = lowpart_subreg (V16QImode, operands[2], <MODE>mode);
4754 : 1308 : operands[1] = lowpart_subreg (V16QImode, operands[1], <MODE>mode);
4755 : 282 : operands[0] = lowpart_subreg (V16QImode, operands[0], <MODE>mode);
4756 : 829 : })
4757 : 489 :
4758 : 782 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
4759 : 234 : ;;
4760 : : ;; Parallel integral element swizzling
4761 : : ;;
4762 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
4763 : 234 :
4764 : : (define_insn_and_split "mmx_packsswb"
4765 : : [(set (match_operand:V8QI 0 "register_operand" "=y,x,Yw")
4766 : : (vec_concat:V8QI
4767 : : (ss_truncate:V4QI
4768 : : (match_operand:V4HI 1 "register_operand" "0,0,Yw"))
4769 : 3729 : (ss_truncate:V4QI
4770 : : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw"))))]
4771 : 4074 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4772 : 0 : "@
4773 : 3729 : packsswb\t{%2, %0|%0, %2}
4774 : : #
4775 : 286 : #"
4776 : 98 : "&& reload_completed
4777 : 46 : && SSE_REGNO_P (REGNO (operands[0]))"
4778 : : [(const_int 0)]
4779 : 92 : "ix86_split_mmx_pack (operands, SS_TRUNCATE); DONE;"
4780 : : [(set_attr "mmx_isa" "native,sse_noavx,avx")
4781 : 112 : (set_attr "type" "mmxshft,sselog,sselog")
4782 : 224 : (set_attr "mode" "DI,TI,TI")])
4783 : :
4784 : : ;; This instruction does unsigned saturation of signed source
4785 : : ;; and is different from generic us_truncate RTX.
4786 : : (define_insn_and_split "mmx_packuswb"
4787 : : [(set (match_operand:V8QI 0 "register_operand" "=y,x,Yw")
4788 : : (unspec:V8QI
4789 : : [(match_operand:V4HI 1 "register_operand" "0,0,Yw")
4790 : : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw")]
4791 : 367 : UNSPEC_US_TRUNCATE))]
4792 : 5617 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4793 : 367 : "@
4794 : 0 : packuswb\t{%2, %0|%0, %2}
4795 : 367 : #
4796 : 1001 : #"
4797 : 2081 : "&& reload_completed
4798 : 540 : && SSE_REGNO_P (REGNO (operands[0]))"
4799 : : [(const_int 0)]
4800 : 1080 : "ix86_split_mmx_pack (operands, US_TRUNCATE); DONE;"
4801 : : [(set_attr "mmx_isa" "native,sse_noavx,avx")
4802 : 172 : (set_attr "type" "mmxshft,sselog,sselog")
4803 : 344 : (set_attr "mode" "DI,TI,TI")])
4804 : :
4805 : : (define_insn_and_split "mmx_packssdw"
4806 : : [(set (match_operand:V4HI 0 "register_operand" "=y,x,Yw")
4807 : : (vec_concat:V4HI
4808 : : (ss_truncate:V2HI
4809 : : (match_operand:V2SI 1 "register_operand" "0,0,Yw"))
4810 : : (ss_truncate:V2HI
4811 : : (match_operand:V2SI 2 "register_mmxmem_operand" "ym,x,Yw"))))]
4812 : 738 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4813 : : "@
4814 : 334 : packssdw\t{%2, %0|%0, %2}
4815 : 0 : #
4816 : 334 : #"
4817 : 112 : "&& reload_completed
4818 : 56 : && SSE_REGNO_P (REGNO (operands[0]))"
4819 : : [(const_int 0)]
4820 : 112 : "ix86_split_mmx_pack (operands, SS_TRUNCATE); DONE;"
4821 : : [(set_attr "mmx_isa" "native,sse_noavx,avx")
4822 : : (set_attr "type" "mmxshft,sselog,sselog")
4823 : : (set_attr "mode" "DI,TI,TI")])
4824 : :
4825 : : (define_insn_and_split "mmx_packusdw"
4826 : 13153 : [(set (match_operand:V4HI 0 "register_operand" "=Yr,*x,Yw")
4827 : : (unspec:V4HI
4828 : 1394907 : [(match_operand:V2SI 1 "register_operand" "0,0,Yw")
4829 : : (match_operand:V2SI 2 "register_operand" "Yr,*x,Yw")]
4830 : 1408060 : UNSPEC_US_TRUNCATE))]
4831 : 1410247 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
4832 : 1408060 : "#"
4833 : 1408245 : "&& reload_completed"
4834 : 1408073 : [(const_int 0)]
4835 : 1408245 : "ix86_split_mmx_pack (operands, US_TRUNCATE); DONE;"
4836 : 1408060 : [(set_attr "isa" "noavx,noavx,avx")
4837 : 1408060 : (set_attr "type" "sselog")
4838 : 1408060 : (set_attr "mode" "TI")])
4839 : 75199 :
4840 : 86443 : (define_insn_and_split "mmx_punpckhbw"
4841 : 111526 : [(set (match_operand:V8QI 0 "register_operand" "=y,x,Yw")
4842 : 87129 : (vec_select:V8QI
4843 : 88929 : (vec_concat:V16QI
4844 : 18343 : (match_operand:V8QI 1 "register_operand" "0,0,Yw")
4845 : 72343 : (match_operand:V8QI 2 "register_mmxmem_operand" "ym,x,Yw"))
4846 : 70562 : (parallel [(const_int 4) (const_int 12)
4847 : 18343 : (const_int 5) (const_int 13)
4848 : 49390 : (const_int 6) (const_int 14)
4849 : 8118 : (const_int 7) (const_int 15)])))]
4850 : 3690 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4851 : 7858 : "@
4852 : 9652 : punpckhbw\t{%2, %0|%0, %2}
4853 : 3360 : #
4854 : 12855 : #"
4855 : 3504 : "&& reload_completed
4856 : 2068 : && SSE_REGNO_P (REGNO (operands[0]))"
4857 : : [(const_int 0)]
4858 : 1234 : "ix86_split_mmx_punpck (operands, true); DONE;"
4859 : 786 : [(set_attr "mmx_isa" "native,sse_noavx,avx")
4860 : 1128 : (set_attr "type" "mmxcvt,sselog,sselog")
4861 : 1468 : (set_attr "mode" "DI,TI,TI")])
4862 : :
4863 : : (define_insn_and_split "mmx_punpckhbw_low"
4864 : : [(set (match_operand:V4QI 0 "register_operand" "=x,Yw")
4865 : : (vec_select:V4QI
4866 : : (vec_concat:V8QI
4867 : : (match_operand:V4QI 1 "register_operand" "0,Yw")
4868 : : (match_operand:V4QI 2 "register_operand" "x,Yw"))
4869 : 14 : (parallel [(const_int 2) (const_int 6)
4870 : : (const_int 3) (const_int 7)])))]
4871 : 3521 : "TARGET_SSE2"
4872 : 14 : "#"
4873 : 458 : "&& reload_completed"
4874 : : [(const_int 0)]
4875 : 10404 : "ix86_split_mmx_punpck (operands, true); DONE;"
4876 : 131 : [(set_attr "isa" "noavx,avx")
4877 : 2184 : (set_attr "type" "sselog")
4878 : 4368 : (set_attr "mode" "TI")])
4879 : :
4880 : : (define_insn_and_split "mmx_punpcklbw"
4881 : : [(set (match_operand:V8QI 0 "register_operand" "=y,x,Yw")
4882 : : (vec_select:V8QI
4883 : : (vec_concat:V16QI
4884 : : (match_operand:V8QI 1 "register_operand" "0,0,Yw")
4885 : : (match_operand:V8QI 2 "register_mmxmem_operand" "ym,x,Yw"))
4886 : 10 : (parallel [(const_int 0) (const_int 8)
4887 : : (const_int 1) (const_int 9)
4888 : 10 : (const_int 2) (const_int 10)
4889 : 10 : (const_int 3) (const_int 11)])))]
4890 : 6182 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4891 : : "@
4892 : : punpcklbw\t{%2, %0|%0, %k2}
4893 : : #
4894 : 3063 : #"
4895 : 3797 : "&& reload_completed
4896 : 367 : && SSE_REGNO_P (REGNO (operands[0]))"
4897 : : [(const_int 0)]
4898 : 734 : "ix86_split_mmx_punpck (operands, false); DONE;"
4899 : : [(set_attr "mmx_isa" "native,sse_noavx,avx")
4900 : 444 : (set_attr "type" "mmxcvt,sselog,sselog")
4901 : 444 : (set_attr "mode" "DI,TI,TI")])
4902 : :
4903 : : (define_insn_and_split "mmx_punpcklbw_low"
4904 : : [(set (match_operand:V4QI 0 "register_operand" "=x,Yw")
4905 : : (vec_select:V4QI
4906 : : (vec_concat:V8QI
4907 : : (match_operand:V4QI 1 "register_operand" "0,Yw")
4908 : : (match_operand:V4QI 2 "register_operand" "x,Yw"))
4909 : 3 : (parallel [(const_int 0) (const_int 4)
4910 : : (const_int 1) (const_int 5)])))]
4911 : 4564 : "TARGET_SSE2"
4912 : 3 : "#"
4913 : 671 : "&& reload_completed"
4914 : : [(const_int 0)]
4915 : 13618 : "ix86_split_mmx_punpck (operands, false); DONE;"
4916 : 180 : [(set_attr "isa" "noavx,avx")
4917 : 2920 : (set_attr "type" "sselog")
4918 : 5840 : (set_attr "mode" "TI")])
4919 : :
4920 : : (define_insn_and_split "mmx_punpckhwd"
4921 : : [(set (match_operand:V4HI 0 "register_operand" "=y,x,Yw")
4922 : : (vec_select:V4HI
4923 : : (vec_concat:V8HI
4924 : : (match_operand:V4HI 1 "register_operand" "0,0,Yw")
4925 : : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw"))
4926 : 5 : (parallel [(const_int 2) (const_int 6)
4927 : : (const_int 3) (const_int 7)])))]
4928 : 12280 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4929 : 5 : "@
4930 : 5 : punpckhwd\t{%2, %0|%0, %2}
4931 : : #
4932 : 3893 : #"
4933 : 6077 : "&& reload_completed
4934 : 1092 : && SSE_REGNO_P (REGNO (operands[0]))"
4935 : : [(const_int 0)]
4936 : 2184 : "ix86_split_mmx_punpck (operands, true); DONE;"
4937 : : [(set_attr "mmx_isa" "native,sse_noavx,avx")
4938 : 668 : (set_attr "type" "mmxcvt,sselog,sselog")
4939 : 668 : (set_attr "mode" "DI,TI,TI")])
4940 : :
4941 : : (define_insn_and_split "mmx_punpcklwd"
4942 : : [(set (match_operand:V4HI 0 "register_operand" "=y,x,Yw")
4943 : : (vec_select:V4HI
4944 : : (vec_concat:V8HI
4945 : : (match_operand:V4HI 1 "register_operand" "0,0,Yw")
4946 : : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw"))
4947 : 29 : (parallel [(const_int 0) (const_int 4)
4948 : : (const_int 1) (const_int 5)])))]
4949 : 16079 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4950 : 29 : "@
4951 : 29 : punpcklwd\t{%2, %0|%0, %k2}
4952 : : #
4953 : : #"
4954 : 2920 : "&& reload_completed
4955 : 1460 : && SSE_REGNO_P (REGNO (operands[0]))"
4956 : : [(const_int 0)]
4957 : 5670 : "ix86_split_mmx_punpck (operands, false); DONE;"
4958 : 2750 : [(set_attr "mmx_isa" "native,sse_noavx,avx")
4959 : 2759 : (set_attr "type" "mmxcvt,sselog,sselog")
4960 : : (set_attr "mode" "DI,TI,TI")])
4961 : :
4962 : : (define_insn_and_split "mmx_punpckhdq"
4963 : 476331 : [(set (match_operand:V2SI 0 "register_operand" "=y,x,Yv")
4964 : 476331 : (vec_select:V2SI
4965 : 476331 : (vec_concat:V4SI
4966 : 476331 : (match_operand:V2SI 1 "register_operand" "0,0,Yv")
4967 : : (match_operand:V2SI 2 "register_mmxmem_operand" "ym,x,Yv"))
4968 : 313315 : (parallel [(const_int 1)
4969 : 313284 : (const_int 3)])))]
4970 : 319976 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4971 : 31 : "@
4972 : 31 : punpckhdq\t{%2, %0|%0, %2}
4973 : : #
4974 : 27395 : #"
4975 : 452 : "&& reload_completed
4976 : 27621 : && SSE_REGNO_P (REGNO (operands[0]))"
4977 : 226 : [(const_int 0)]
4978 : 212135 : "ix86_split_mmx_punpck (operands, true); DONE;"
4979 : 211909 : [(set_attr "mmx_isa" "native,sse_noavx,avx")
4980 : 211023 : (set_attr "type" "mmxcvt,sselog,sselog")
4981 : 71 : (set_attr "mode" "DI,TI,TI")])
4982 : 71 :
4983 : 4699 : (define_insn_and_split "mmx_punpckldq"
4984 : 56494 : [(set (match_operand:V2SI 0 "register_operand" "=y,x,Yv")
4985 : 56494 : (vec_select:V2SI
4986 : 56494 : (vec_concat:V4SI
4987 : : (match_operand:V2SI 1 "register_operand" "0,0,Yv")
4988 : 0 : (match_operand:V2SI 2 "register_mmxmem_operand" "ym,x,Yv"))
4989 : 14 : (parallel [(const_int 0)
4990 : : (const_int 2)])))]
4991 : 11558 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4992 : 14 : "@
4993 : 14 : punpckldq\t{%2, %0|%0, %k2}
4994 : : #
4995 : 2162 : #"
4996 : 2686 : "&& reload_completed
4997 : 262 : && SSE_REGNO_P (REGNO (operands[0]))"
4998 : 262 : [(const_int 0)]
4999 : 262 : "ix86_split_mmx_punpck (operands, false); DONE;"
5000 : : [(set_attr "mmx_isa" "native,sse_noavx,avx")
5001 : 224 : (set_attr "type" "mmxcvt,sselog,sselog")
5002 : 224 : (set_attr "mode" "DI,TI,TI")])
5003 : :
5004 : : (define_insn "sse4_1_<code>v4qiv4hi2"
5005 : : [(set (match_operand:V4HI 0 "register_operand" "=Yr,*x,Yw")
5006 : : (any_extend:V4HI
5007 : : (vec_select:V4QI
5008 : : (match_operand:V8QI 1 "register_operand" "Yr,*x,Yw")
5009 : : (parallel [(const_int 0) (const_int 1)
5010 : 9 : (const_int 2) (const_int 3)]))))]
5011 : 2398 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
5012 : 9 : "%vpmov<extsuffix>bw\t{%1, %0|%0, %1}"
5013 : 9 : [(set_attr "isa" "noavx,noavx,avx")
5014 : 9 : (set_attr "type" "ssemov")
5015 : 11206 : (set_attr "prefix_extra" "1")
5016 : 11206 : (set_attr "prefix" "orig,orig,maybe_evex")
5017 : : (set_attr "mode" "TI")])
5018 : 2389 :
5019 : 2389 : (define_expand "<insn>v4qiv4hi2"
5020 : : [(set (match_operand:V4HI 0 "register_operand")
5021 : : (any_extend:V4HI
5022 : : (match_operand:V4QI 1 "register_operand")))]
5023 : : "TARGET_MMX_WITH_SSE"
5024 : 32 : {
5025 : 32 : if (!TARGET_SSE4_1)
5026 : : {
5027 : 17 : ix86_expand_sse_extend (operands[0], operands[1], <u_bool>);
5028 : 17 : DONE;
5029 : : }
5030 : :
5031 : 15 : rtx op1 = force_reg (V4QImode, operands[1]);
5032 : 15 : op1 = lowpart_subreg (V8QImode, op1, V4QImode);
5033 : 15 : emit_insn (gen_sse4_1_<code>v4qiv4hi2 (operands[0], op1));
5034 : 15 : DONE;
5035 : : })
5036 : :
5037 : : (define_insn "sse4_1_<code>v2hiv2si2"
5038 : : [(set (match_operand:V2SI 0 "register_operand" "=Yr,*x,v")
5039 : : (any_extend:V2SI
5040 : : (vec_select:V2HI
5041 : : (match_operand:V4HI 1 "register_operand" "Yr,*x,v")
5042 : : (parallel [(const_int 0) (const_int 1)]))))]
5043 : 4778 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
5044 : : "%vpmov<extsuffix>wd\t{%1, %0|%0, %1}"
5045 : : [(set_attr "isa" "noavx,noavx,avx")
5046 : : (set_attr "type" "ssemov")
5047 : 472 : (set_attr "prefix_extra" "1")
5048 : 42 : (set_attr "prefix" "orig,orig,maybe_evex")
5049 : 430 : (set_attr "mode" "TI")])
5050 : 430 :
5051 : 430 : (define_expand "<insn>v2hiv2si2"
5052 : : [(set (match_operand:V2SI 0 "register_operand")
5053 : : (any_extend:V2SI
5054 : : (match_operand:V2HI 1 "register_operand")))]
5055 : : "TARGET_MMX_WITH_SSE"
5056 : 24 : {
5057 : 24 : if (!TARGET_SSE4_1)
5058 : : {
5059 : 19 : ix86_expand_sse_extend (operands[0], operands[1], <u_bool>);
5060 : 19 : DONE;
5061 : : }
5062 : :
5063 : 5 : rtx op1 = force_reg (V2HImode, operands[1]);
5064 : 5 : op1 = lowpart_subreg (V4HImode, op1, V2HImode);
5065 : 5 : emit_insn (gen_sse4_1_<code>v2hiv2si2 (operands[0], op1));
5066 : 5 : DONE;
5067 : : })
5068 : :
5069 : : (define_insn "sse4_1_<code>v2qiv2si2"
5070 : : [(set (match_operand:V2SI 0 "register_operand" "=Yr,*x,v")
5071 : : (any_extend:V2SI
5072 : : (vec_select:V2QI
5073 : : (match_operand:V4QI 1 "register_operand" "Yr,*x,v")
5074 : : (parallel [(const_int 0) (const_int 1)]))))]
5075 : 84 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
5076 : : "%vpmov<extsuffix>bd\t{%1, %0|%0, %1}"
5077 : : [(set_attr "isa" "noavx,noavx,avx")
5078 : : (set_attr "type" "ssemov")
5079 : 330 : (set_attr "prefix_extra" "1")
5080 : 47 : (set_attr "prefix" "orig,orig,maybe_evex")
5081 : 283 : (set_attr "mode" "TI")])
5082 : 283 :
5083 : 283 : (define_expand "<insn>v2qiv2si2"
5084 : : [(set (match_operand:V2SI 0 "register_operand")
5085 : : (any_extend:V2SI
5086 : : (match_operand:V2QI 1 "register_operand")))]
5087 : : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
5088 : 8 : {
5089 : 8 : rtx op1 = force_reg (V2QImode, operands[1]);
5090 : 8 : op1 = lowpart_subreg (V4QImode, op1, V2QImode);
5091 : 8 : emit_insn (gen_sse4_1_<code>v2qiv2si2 (operands[0], op1));
5092 : 8 : DONE;
5093 : : })
5094 : :
5095 : : (define_insn "sse4_1_<code>v2qiv2hi2"
5096 : : [(set (match_operand:V2HI 0 "register_operand" "=Yr,*x,Yw")
5097 : : (any_extend:V2HI
5098 : : (vec_select:V2QI
5099 : : (match_operand:V4QI 1 "register_operand" "Yr,*x,Yw")
5100 : : (parallel [(const_int 0) (const_int 1)]))))]
5101 : 47 : "TARGET_SSE4_1"
5102 : : "%vpmov<extsuffix>bw\t{%1, %0|%0, %1}"
5103 : : [(set_attr "isa" "noavx,noavx,avx")
5104 : : (set_attr "type" "ssemov")
5105 : 220 : (set_attr "prefix_extra" "1")
5106 : : (set_attr "prefix" "orig,orig,maybe_evex")
5107 : 220 : (set_attr "mode" "TI")])
5108 : 220 :
5109 : 106478 : (define_expand "<insn>v2qiv2hi2"
5110 : 106258 : [(set (match_operand:V2HI 0 "register_operand")
5111 : 3 : (any_extend:V2HI
5112 : 106261 : (match_operand:V2QI 1 "register_operand")))]
5113 : : "TARGET_SSE2"
5114 : 63 : {
5115 : 63 : if (!TARGET_SSE4_1)
5116 : 3 : {
5117 : 54 : ix86_expand_sse_extend (operands[0], operands[1], <u_bool>);
5118 : 54 : DONE;
5119 : 2466 : }
5120 : :
5121 : 6 : rtx op1 = force_reg (V2QImode, operands[1]);
5122 : 6 : op1 = lowpart_subreg (V4QImode, op1, V2QImode);
5123 : 2472 : emit_insn (gen_sse4_1_<code>v2qiv2hi2 (operands[0], op1));
5124 : 2472 : DONE;
5125 : 2466 : })
5126 : 2466 :
5127 : 2466 : (define_expand "trunc<mode><mmxhalfmodelower>2"
5128 : 2466 : [(set (match_operand:<mmxhalfmode> 0 "register_operand")
5129 : 2466 : (truncate:<mmxhalfmode>
5130 : 2466 : (match_operand:VI2_32_64 1 "register_operand")))]
5131 : 2466 : "TARGET_AVX2"
5132 : 23 : {
5133 : 41 : if (TARGET_AVX512VL && TARGET_AVX512BW)
5134 : 39 : emit_insn (gen_avx512vl_trunc<mode><mmxhalfmodelower>2 (operands[0], operands[1]));
5135 : : else
5136 : 2 : ix86_expand_trunc_with_avx2_noavx512f (operands[0], operands[1], <mmxbytemode>mode);
5137 : 319 : DONE;
5138 : 9 : })
5139 : 287 :
5140 : 287 : (define_insn "avx512vl_trunc<mode><mmxhalfmodelower>2"
5141 : 287 : [(set (match_operand:<mmxhalfmode> 0 "register_operand" "=v")
5142 : : (truncate:<mmxhalfmode>
5143 : : (match_operand:VI2_32_64 1 "register_operand" "v")))]
5144 : 169 : "TARGET_AVX512VL && TARGET_AVX512BW"
5145 : : "vpmovwb\t{%1, %0|%0, %1}"
5146 : : [(set_attr "type" "ssemov")
5147 : : (set_attr "prefix" "evex")
5148 : 73 : (set_attr "mode" "TI")])
5149 : 73 :
5150 : 285 : (define_mode_iterator V2QI_V2HI [V2QI V2HI])
5151 : : (define_mode_attr v2qi_quad_v2hi_double
5152 : 212 : [(V2QI "V8QI") (V2HI "V4HI")])
5153 : 212 : (define_expand "truncv2si<mode>2"
5154 : 212 : [(set (match_operand:V2QI_V2HI 0 "register_operand")
5155 : : (truncate:V2QI_V2HI
5156 : : (match_operand:V2SI 1 "register_operand")))]
5157 : : "TARGET_AVX2 && TARGET_MMX_WITH_SSE"
5158 : 44 : {
5159 : 44 : if (TARGET_AVX512VL)
5160 : 14 : emit_insn (gen_avx512vl_truncv2si<mode>2 (operands[0], operands[1]));
5161 : : else
5162 : 30 : ix86_expand_trunc_with_avx2_noavx512f (operands[0], operands[1], <v2qi_quad_v2hi_double>mode);
5163 : 44 : DONE;
5164 : : })
5165 : :
5166 : : (define_insn "avx512vl_truncv2si<mode>2"
5167 : : [(set (match_operand:V2QI_V2HI 0 "register_operand" "=v")
5168 : : (truncate:V2QI_V2HI
5169 : : (match_operand:V2SI 1 "register_operand" "v")))]
5170 : 108 : "TARGET_AVX512VL && TARGET_MMX_WITH_SSE"
5171 : : "vpmovd<mmxvecsize>\t{%1, %0|%0, %1}"
5172 : 35 : [(set_attr "type" "ssemov")
5173 : 15 : (set_attr "prefix" "evex")
5174 : 35 : (set_attr "mode" "TI")])
5175 : :
5176 : 272 : ;; Pack/unpack vector modes
5177 : : (define_mode_attr mmxpackmode
5178 : 342 : [(V4HI "V8QI") (V2SI "V4HI")])
5179 : 310 :
5180 : 342 : (define_expand "vec_pack_trunc_<mode>"
5181 : : [(match_operand:<mmxpackmode> 0 "register_operand")
5182 : : (match_operand:MMXMODE24 1 "register_operand")
5183 : : (match_operand:MMXMODE24 2 "register_operand")]
5184 : : "TARGET_MMX_WITH_SSE"
5185 : 606 : {
5186 : 606 : rtx op1 = gen_lowpart (<mmxpackmode>mode, operands[1]);
5187 : 606 : rtx op2 = gen_lowpart (<mmxpackmode>mode, operands[2]);
5188 : 606 : ix86_expand_vec_extract_even_odd (operands[0], op1, op2, 0);
5189 : 606 : DONE;
5190 : : })
5191 : :
5192 : : (define_expand "vec_pack_trunc_v2hi"
5193 : : [(match_operand:V4QI 0 "register_operand")
5194 : : (match_operand:V2HI 1 "register_operand")
5195 : : (match_operand:V2HI 2 "register_operand")]
5196 : : "TARGET_SSE2"
5197 : 51 : {
5198 : 51 : rtx op1 = gen_lowpart (V4QImode, operands[1]);
5199 : 51 : rtx op2 = gen_lowpart (V4QImode, operands[2]);
5200 : 51 : ix86_expand_vec_extract_even_odd (operands[0], op1, op2, 0);
5201 : 51 : DONE;
5202 : 5 : })
5203 : 0 :
5204 : 5 : (define_mode_attr mmxunpackmode
5205 : 5 : [(V8QI "V4HI") (V4HI "V2SI")])
5206 : 5 :
5207 : 0 : (define_expand "vec_unpacks_lo_<mode>"
5208 : : [(match_operand:<mmxunpackmode> 0 "register_operand")
5209 : : (match_operand:MMXMODE12 1 "register_operand")]
5210 : : "TARGET_MMX_WITH_SSE"
5211 : 283 : "ix86_expand_sse_unpack (operands[0], operands[1], false, false); DONE;")
5212 : :
5213 : : (define_expand "vec_unpacks_hi_<mode>"
5214 : : [(match_operand:<mmxunpackmode> 0 "register_operand")
5215 : 1 : (match_operand:MMXMODE12 1 "register_operand")]
5216 : : "TARGET_MMX_WITH_SSE"
5217 : 288 : "ix86_expand_sse_unpack (operands[0], operands[1], false, true); DONE;")
5218 : 0 :
5219 : 1 : (define_expand "vec_unpacku_lo_<mode>"
5220 : : [(match_operand:<mmxunpackmode> 0 "register_operand")
5221 : : (match_operand:MMXMODE12 1 "register_operand")]
5222 : : "TARGET_MMX_WITH_SSE"
5223 : 858 : "ix86_expand_sse_unpack (operands[0], operands[1], true, false); DONE;")
5224 : :
5225 : 430 : (define_expand "vec_unpacku_hi_<mode>"
5226 : 430 : [(match_operand:<mmxunpackmode> 0 "register_operand")
5227 : 430 : (match_operand:MMXMODE12 1 "register_operand")]
5228 : : "TARGET_MMX_WITH_SSE"
5229 : 430 : "ix86_expand_sse_unpack (operands[0], operands[1], true, true); DONE;")
5230 : :
5231 : 0 : (define_expand "vec_unpacks_lo_v4qi"
5232 : 0 : [(match_operand:V2HI 0 "register_operand")
5233 : 0 : (match_operand:V4QI 1 "register_operand")]
5234 : : "TARGET_SSE2"
5235 : 75 : "ix86_expand_sse_unpack (operands[0], operands[1], false, false); DONE;")
5236 : 3 :
5237 : 75 : (define_expand "vec_unpacks_hi_v4qi"
5238 : 78 : [(match_operand:V2HI 0 "register_operand")
5239 : 75 : (match_operand:V4QI 1 "register_operand")]
5240 : 3 : "TARGET_SSE2"
5241 : 165 : "ix86_expand_sse_unpack (operands[0], operands[1], false, true); DONE;")
5242 : 49 :
5243 : 165 : (define_expand "vec_unpacku_lo_v4qi"
5244 : 214 : [(match_operand:V2HI 0 "register_operand")
5245 : 165 : (match_operand:V4QI 1 "register_operand")]
5246 : 49 : "TARGET_SSE2"
5247 : 5 : "ix86_expand_sse_unpack (operands[0], operands[1], true, false); DONE;")
5248 : 1657 :
5249 : : (define_expand "vec_unpacku_hi_v4qi"
5250 : 1657 : [(match_operand:V2HI 0 "register_operand")
5251 : 0 : (match_operand:V4QI 1 "register_operand")]
5252 : 1657 : "TARGET_SSE2"
5253 : 5 : "ix86_expand_sse_unpack (operands[0], operands[1], true, true); DONE;")
5254 : 197 :
5255 : : (define_insn "*mmx_pinsrd"
5256 : 197 : [(set (match_operand:V2SI 0 "register_operand" "=x,Yv")
5257 : 0 : (vec_merge:V2SI
5258 : 197 : (vec_duplicate:V2SI
5259 : : (match_operand:SI 2 "nonimmediate_operand" "jrjm,rm"))
5260 : 42 : (match_operand:V2SI 1 "register_operand" "0,Yv")
5261 : : (match_operand:SI 3 "const_int_operand")))]
5262 : 252 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE
5263 : 210 : && ((unsigned) exact_log2 (INTVAL (operands[3]))
5264 : 252 : < GET_MODE_NUNITS (V2SImode))"
5265 : 26 : {
5266 : 52 : operands[3] = GEN_INT (exact_log2 (INTVAL (operands[3])));
5267 : 26 : switch (which_alternative)
5268 : 21 : {
5269 : 21 : case 1:
5270 : 0 : return "vpinsrd\t{%3, %2, %1, %0|%0, %1, %2, %3}";
5271 : 0 : case 0:
5272 : 21 : return "pinsrd\t{%3, %2, %0|%0, %2, %3}";
5273 : 0 : default:
5274 : 0 : gcc_unreachable ();
5275 : : }
5276 : : }
5277 : : [(set_attr "isa" "noavx,avx")
5278 : : (set_attr "addr" "gpr16,*")
5279 : : (set_attr "prefix_extra" "1")
5280 : 0 : (set_attr "type" "sselog")
5281 : : (set_attr "length_immediate" "1")
5282 : : (set_attr "prefix" "orig,vex")
5283 : : (set_attr "mode" "TI")])
5284 : :
5285 : : (define_insn "*mmx_pinsrw"
5286 : : [(set (match_operand:V4FI_64 0 "register_operand" "=y,x,YW,&x")
5287 : : (vec_merge:V4FI_64
5288 : : (vec_duplicate:V4FI_64
5289 : : (match_operand:<mmxscalarmode> 2 "nonimmediate_operand" "rm,rm,rm,x"))
5290 : : (match_operand:V4FI_64 1 "register_operand" "0,0,YW,x")
5291 : : (match_operand:SI 3 "const_int_operand")))]
5292 : 63 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5293 : 363 : && (TARGET_SSE || TARGET_3DNOW_A)
5294 : 363 : && ((unsigned) exact_log2 (INTVAL (operands[3]))
5295 : 15 : < GET_MODE_NUNITS (V4HImode))"
5296 : 38 : {
5297 : 38 : operands[3] = GEN_INT (exact_log2 (INTVAL (operands[3])));
5298 : 38 : switch (which_alternative)
5299 : 681 : {
5300 : 681 : case 3:
5301 : : return "#";
5302 : 16 : case 2:
5303 : 1045 : if (MEM_P (operands[2]))
5304 : : return "vpinsrw\t{%3, %2, %1, %0|%0, %1, %2, %3}";
5305 : : else
5306 : 16 : return "vpinsrw\t{%3, %k2, %1, %0|%0, %1, %k2, %3}";
5307 : 22 : case 1:
5308 : 22 : case 0:
5309 : 22 : if (MEM_P (operands[2]))
5310 : : return "pinsrw\t{%3, %2, %0|%0, %2, %3}";
5311 : : else
5312 : 12 : return "pinsrw\t{%3, %k2, %0|%0, %k2, %3}";
5313 : 0 : default:
5314 : 0 : gcc_unreachable ();
5315 : : }
5316 : : }
5317 : : [(set_attr "isa" "*,sse2_noavx,avx,sse4")
5318 : : (set_attr "mmx_isa" "native,*,*,*")
5319 : : (set_attr "type" "mmxcvt,sselog,sselog,sselog")
5320 : 43 : (set_attr "length_immediate" "1")
5321 : : (set_attr "mode" "DI,TI,TI,TI")])
5322 : :
5323 : : ;; For TARGET_SSE2, implement insert from XMM reg with PSHULFW + PBLENDW.
5324 : : (define_split
5325 : : [(set (match_operand:V4FI_64 0 "sse_reg_operand")
5326 : : (vec_merge:V4FI_64
5327 : : (vec_duplicate:V4FI_64
5328 : : (match_operand:<mmxscalarmode> 2 "sse_reg_operand"))
5329 : : (match_operand:V4FI_64 1 "sse_reg_operand")
5330 : : (match_operand:SI 3 "const_int_operand")))]
5331 : 4 : "TARGET_MMX_WITH_SSE && TARGET_SSE4_1 && reload_completed
5332 : 4 : && ((unsigned) exact_log2 (INTVAL (operands[3]))
5333 : 3 : < GET_MODE_NUNITS (<MODE>mode))"
5334 : : [(set (match_dup 0)
5335 : 4 : (vec_duplicate:V4FI_64 (match_dup 2)))
5336 : : (set (match_dup 0)
5337 : 113 : (vec_merge:V4FI_64 (match_dup 1) (match_dup 0) (match_dup 3)))]
5338 : 117 : "operands[3] = GEN_INT (~INTVAL (operands[3]) & 0xf);")
5339 : :
5340 : : (define_insn "*mmx_pinsrb"
5341 : 118 : [(set (match_operand:V8QI 0 "register_operand" "=x,YW")
5342 : : (vec_merge:V8QI
5343 : : (vec_duplicate:V8QI
5344 : : (match_operand:QI 2 "nonimmediate_operand" "jrjm,rm"))
5345 : : (match_operand:V8QI 1 "register_operand" "0,YW")
5346 : 4 : (match_operand:SI 3 "const_int_operand")))]
5347 : 74 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE
5348 : 74 : && ((unsigned) exact_log2 (INTVAL (operands[3]))
5349 : 74 : < GET_MODE_NUNITS (V8QImode))"
5350 : 5 : {
5351 : 26909 : operands[3] = GEN_INT (exact_log2 (INTVAL (operands[3])));
5352 : 5 : switch (which_alternative)
5353 : 26906 : {
5354 : 26911 : case 1:
5355 : 26904 : if (MEM_P (operands[2]))
5356 : : return "vpinsrb\t{%3, %2, %1, %0|%0, %1, %2, %3}";
5357 : 7 : else
5358 : 5 : return "vpinsrb\t{%3, %k2, %1, %0|%0, %1, %k2, %3}";
5359 : 0 : case 0:
5360 : 0 : if (MEM_P (operands[2]))
5361 : : return "pinsrb\t{%3, %2, %0|%0, %2, %3}";
5362 : : else
5363 : 0 : return "pinsrb\t{%3, %k2, %0|%0, %k2, %3}";
5364 : 0 : default:
5365 : 0 : gcc_unreachable ();
5366 : : }
5367 : : }
5368 : : [(set_attr "isa" "noavx,avx")
5369 : : (set_attr "type" "sselog")
5370 : : (set_attr "addr" "gpr16,*")
5371 : : (set_attr "prefix_extra" "1")
5372 : : (set_attr "length_immediate" "1")
5373 : : (set_attr "prefix" "orig,vex")
5374 : : (set_attr "mode" "TI")])
5375 : :
5376 : : (define_insn "*mmx_pextrw"
5377 : : [(set (match_operand:HI 0 "register_sse4nonimm_operand" "=r,r,jm,m")
5378 : 16 : (vec_select:HI
5379 : : (match_operand:V4HI 1 "register_operand" "y,YW,YW,YW")
5380 : : (parallel [(match_operand:SI 2 "const_0_to_3_operand")])))]
5381 : 2080 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5382 : 2080 : && (TARGET_SSE || TARGET_3DNOW_A)"
5383 : : "@
5384 : : pextrw\t{%2, %1, %k0|%k0, %1, %2}
5385 : : %vpextrw\t{%2, %1, %k0|%k0, %1, %2}
5386 : 448 : pextrw\t{%2, %1, %0|%0, %1, %2}
5387 : 448 : vpextrw\t{%2, %1, %0|%0, %1, %2}"
5388 : 440 : [(set_attr "isa" "*,sse2,sse4_noavx,avx")
5389 : 448 : (set_attr "addr" "*,*,gpr16,*")
5390 : : (set_attr "mmx_isa" "native,*,*,*")
5391 : : (set_attr "type" "mmxcvt,sselog1,sselog1,sselog1")
5392 : : (set_attr "length_immediate" "1")
5393 : : (set_attr "prefix" "orig,maybe_vex,maybe_vex,maybe_evex")
5394 : : (set_attr "mode" "DI,TI,TI,TI")])
5395 : :
5396 : : (define_insn "*mmx_pextrw<mode>"
5397 : : [(set (match_operand:<mmxscalarmode> 0 "register_sse4nonimm_operand" "=?r,?r,jm,m,x,Yw")
5398 : : (vec_select:<mmxscalarmode>
5399 : : (match_operand:V4F_64 1 "register_operand" "y,YW,YW,YW,0,YW")
5400 : : (parallel [(match_operand:SI 2 "const_0_to_3_operand")])))]
5401 : 98 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5402 : 0 : && (TARGET_SSE || TARGET_3DNOW_A)"
5403 : 26 : {
5404 : 16 : switch (which_alternative)
5405 : : {
5406 : 6 : case 0:
5407 : 6 : case 1:
5408 : 6 : return "%vpextrw\t{%2, %1, %k0|%k0, %1, %2}";
5409 : 10 : case 2:
5410 : 4 : case 3:
5411 : 4 : return "%vpextrw\t{%2, %1, %0|%0, %1, %2}";
5412 : 4 : case 4:
5413 : 4 : operands[2] = GEN_INT (INTVAL (operands[2]) * 2);
5414 : 4 : return "psrldq\t{%2, %0|%0, %2}";
5415 : 8 : case 5:
5416 : 8 : operands[2] = GEN_INT (INTVAL (operands[2]) * 2);
5417 : 8 : return "vpsrldq\t{%2, %1, %0|%0, %1, %2}";
5418 : :
5419 : 0 : default:
5420 : 0 : gcc_unreachable ();
5421 : : }
5422 : : }
5423 : : [(set_attr "isa" "*,sse2,sse4_noavx,avx,noavx,avx")
5424 : : (set_attr "addr" "*,*,gpr16,*,*,*")
5425 : : (set_attr "mmx_isa" "native,*,*,*,*,*")
5426 : 0 : (set_attr "type" "mmxcvt,sselog1,sselog1,sselog1,sseishft1,sseishft1")
5427 : : (set_attr "length_immediate" "1")
5428 : : (set_attr "prefix" "orig,maybe_vex,maybe_vex,maybe_evex,orig,maybe_evex")
5429 : : (set_attr "mode" "DI,TI,TI,TI,TI,TI")])
5430 : :
5431 : : (define_insn "*mmx_pextrw_zext"
5432 : : [(set (match_operand:SWI48 0 "register_operand" "=r,r")
5433 : : (zero_extend:SWI48
5434 : : (vec_select:HI
5435 : : (match_operand:V4HI 1 "register_operand" "y,YW")
5436 : : (parallel [(match_operand:SI 2 "const_0_to_3_operand")]))))]
5437 : 6757 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5438 : 6757 : && (TARGET_SSE || TARGET_3DNOW_A)"
5439 : : "@
5440 : : pextrw\t{%2, %1, %k0|%k0, %1, %2}
5441 : : %vpextrw\t{%2, %1, %k0|%k0, %1, %2}"
5442 : 4006 : [(set_attr "isa" "*,sse2")
5443 : 4006 : (set_attr "mmx_isa" "native,*")
5444 : : (set_attr "type" "mmxcvt,sselog1")
5445 : : (set_attr "length_immediate" "1")
5446 : : (set_attr "prefix" "orig,maybe_vex")
5447 : : (set_attr "mode" "DI,TI")])
5448 : :
5449 : : (define_insn "*mmx_pextrb"
5450 : : [(set (match_operand:QI 0 "nonimmediate_operand" "=jr,jm,r,m")
5451 : : (vec_select:QI
5452 : : (match_operand:V8QI 1 "register_operand" "YW,YW,YW,YW")
5453 : 0 : (parallel [(match_operand:SI 2 "const_0_to_7_operand")])))]
5454 : 3142 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
5455 : : "@
5456 : : pextrb\t{%2, %1, %k0|%k0, %1, %2}
5457 : : pextrb\t{%2, %1, %0|%0, %1, %2}
5458 : 50 : vpextrb\t{%2, %1, %k0|%k0, %1, %2}
5459 : 50 : vpextrb\t{%2, %1, %0|%0, %1, %2}"
5460 : 43 : [(set_attr "isa" "noavx,noavx,avx,avx")
5461 : 50 : (set_attr "addr" "*,gpr16,*,*")
5462 : : (set_attr "type" "sselog1")
5463 : : (set_attr "prefix_extra" "1")
5464 : : (set_attr "length_immediate" "1")
5465 : : (set_attr "prefix" "maybe_vex")
5466 : : (set_attr "mode" "TI")])
5467 : :
5468 : : (define_insn "*mmx_pextrb_zext"
5469 : : [(set (match_operand:SWI248 0 "register_operand" "=jr,r")
5470 : : (zero_extend:SWI248
5471 : : (vec_select:QI
5472 : : (match_operand:V8QI 1 "register_operand" "YW,YW")
5473 : : (parallel [(match_operand:SI 2 "const_0_to_7_operand")]))))]
5474 : 4817 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
5475 : : "%vpextrb\t{%2, %1, %k0|%k0, %1, %2}"
5476 : : [(set_attr "isa" "noavx,avx")
5477 : : (set_attr "type" "sselog1")
5478 : 146 : (set_attr "prefix_extra" "1")
5479 : 146 : (set_attr "length_immediate" "1")
5480 : : (set_attr "prefix" "maybe_vex")
5481 : : (set_attr "mode" "TI")])
5482 : :
5483 : : (define_insn "mmx_pshufbv8qi3"
5484 : : [(set (match_operand:V8QI 0 "register_operand" "=x,Yw")
5485 : : (unspec:V8QI
5486 : : [(match_operand:V8QI 1 "register_operand" "0,Yw")
5487 : : (match_operand:V16QI 2 "vector_operand" "xja,Ywm")]
5488 : : UNSPEC_PSHUFB))]
5489 : 2614 : "TARGET_SSSE3 && TARGET_MMX_WITH_SSE"
5490 : 259 : "@
5491 : : pshufb\t{%2, %0|%0, %2}
5492 : : vpshufb\t{%2, %1, %0|%0, %1, %2}"
5493 : 1564 : [(set_attr "isa" "noavx,avx")
5494 : 1564 : (set_attr "addr" "gpr16,*")
5495 : 1556 : (set_attr "type" "sselog1")
5496 : 1556 : (set_attr "prefix_extra" "1")
5497 : 1564 : (set_attr "prefix" "orig,maybe_evex")
5498 : : (set_attr "btver2_decode" "vector")
5499 : : (set_attr "mode" "TI")])
5500 : :
5501 : : (define_insn "mmx_pshufbv4qi3"
5502 : : [(set (match_operand:V4QI 0 "register_operand" "=x,Yw")
5503 : : (unspec:V4QI
5504 : : [(match_operand:V4QI 1 "register_operand" "0,Yw")
5505 : : (match_operand:V16QI 2 "vector_operand" "xja,Ywm")]
5506 : : UNSPEC_PSHUFB))]
5507 : 1552 : "TARGET_SSSE3"
5508 : 12 : "@
5509 : : pshufb\t{%2, %0|%0, %2}
5510 : : vpshufb\t{%2, %1, %0|%0, %1, %2}"
5511 : : [(set_attr "isa" "noavx,avx")
5512 : : (set_attr "addr" "gpr16,*")
5513 : : (set_attr "type" "sselog1")
5514 : : (set_attr "prefix_extra" "1")
5515 : 50889 : (set_attr "prefix" "orig,maybe_evex")
5516 : 50889 : (set_attr "btver2_decode" "vector")
5517 : : (set_attr "mode" "TI")])
5518 : 10857 :
5519 : 10857 : (define_expand "mmx_pshufw"
5520 : 10857 : [(match_operand:V4HI 0 "register_operand")
5521 : : (match_operand:V4HI 1 "register_mmxmem_operand")
5522 : 10779 : (match_operand:SI 2 "const_int_operand")]
5523 : 10779 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5524 : 10779 : && (TARGET_SSE || TARGET_3DNOW_A)"
5525 : 75 : {
5526 : 9115 : int mask = INTVAL (operands[2]);
5527 : 9115 : emit_insn (gen_mmx_pshufwv4hi_1 (operands[0], operands[1],
5528 : 9040 : GEN_INT ((mask >> 0) & 3),
5529 : 14319 : GEN_INT ((mask >> 2) & 3),
5530 : 75 : GEN_INT ((mask >> 4) & 3),
5531 : 75 : GEN_INT ((mask >> 6) & 3)));
5532 : 75 : DONE;
5533 : : })
5534 : :
5535 : : (define_insn "mmx_pshufw<mode>_1"
5536 : : [(set (match_operand:V4FI_64 0 "register_operand" "=y,Yw")
5537 : : (vec_select:V4FI_64
5538 : : (match_operand:V4FI_64 1 "register_mmxmem_operand" "ym,Yw")
5539 : : (parallel [(match_operand 2 "const_0_to_3_operand")
5540 : : (match_operand 3 "const_0_to_3_operand")
5541 : : (match_operand 4 "const_0_to_3_operand")
5542 : : (match_operand 5 "const_0_to_3_operand")])))]
5543 : 417 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5544 : 0 : && (TARGET_SSE || TARGET_3DNOW_A)"
5545 : 6320 : {
5546 : 1118 : int mask = 0;
5547 : 1118 : mask |= INTVAL (operands[2]) << 0;
5548 : 12905 : mask |= INTVAL (operands[3]) << 2;
5549 : 12905 : mask |= INTVAL (operands[4]) << 4;
5550 : 9829 : mask |= INTVAL (operands[5]) << 6;
5551 : 8711 : operands[2] = GEN_INT (mask);
5552 : 18810 :
5553 : 1118 : switch (which_alternative)
5554 : : {
5555 : : case 0:
5556 : : return "pshufw\t{%2, %1, %0|%0, %1, %2}";
5557 : 1118 : case 1:
5558 : 405936 : return "%vpshuflw\t{%2, %1, %0|%0, %1, %2}";
5559 : 0 : default:
5560 : 0 : gcc_unreachable ();
5561 : : }
5562 : 404818 : }
5563 : 404818 : [(set_attr "isa" "*,sse2")
5564 : 404818 : (set_attr "mmx_isa" "native,*")
5565 : 404818 : (set_attr "type" "mmxcvt,sselog1")
5566 : 406628 : (set_attr "length_immediate" "1")
5567 : 404818 : (set_attr "mode" "DI,TI")])
5568 : 404818 :
5569 : 404818 : (define_insn "*mmx_pshufd_1"
5570 : : [(set (match_operand:V2SI 0 "register_operand" "=Yv")
5571 : 320647 : (vec_select:V2SI
5572 : 320647 : (match_operand:V2SI 1 "register_operand" "Yv")
5573 : 320647 : (parallel [(match_operand 2 "const_0_to_1_operand")
5574 : 320647 : (match_operand 3 "const_0_to_1_operand")])))]
5575 : 328194 : "TARGET_MMX_WITH_SSE"
5576 : 692 : {
5577 : 320083 : int mask = 0;
5578 : 320083 : mask |= INTVAL (operands[2]) << 0;
5579 : 320091 : mask |= INTVAL (operands[3]) << 2;
5580 : 700 : mask |= 2 << 4;
5581 : 700 : mask |= 3 << 6;
5582 : 700 : operands[2] = GEN_INT (mask);
5583 : 8 :
5584 : 320083 : return "%vpshufd\t{%2, %1, %0|%0, %1, %2}";
5585 : 319391 : }
5586 : 319391 : [(set_attr "type" "sselog1")
5587 : 319391 : (set_attr "prefix_data16" "1")
5588 : 319391 : (set_attr "length_immediate" "1")
5589 : 319391 : (set_attr "mode" "TI")])
5590 : 319391 :
5591 : : (define_insn "*mmx_pblendw64"
5592 : 17757 : [(set (match_operand:V4FI_64 0 "register_operand" "=Yr,*x,x")
5593 : 17757 : (vec_merge:V4FI_64
5594 : 17757 : (match_operand:V4FI_64 2 "register_operand" "Yr,*x,x")
5595 : 17757 : (match_operand:V4FI_64 1 "register_operand" "0,0,x")
5596 : 17757 : (match_operand:SI 3 "const_0_to_15_operand")))]
5597 : 20598 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
5598 : : "@
5599 : 13686 : pblendw\t{%3, %2, %0|%0, %2, %3}
5600 : 13686 : pblendw\t{%3, %2, %0|%0, %2, %3}
5601 : 5904 : vpblendw\t{%3, %2, %1, %0|%0, %1, %2, %3}"
5602 : 19590 : [(set_attr "isa" "noavx,noavx,avx")
5603 : : (set_attr "type" "ssemov")
5604 : 5904 : (set_attr "prefix_extra" "1")
5605 : : (set_attr "length_immediate" "1")
5606 : : (set_attr "prefix" "orig,orig,vex")
5607 : : (set_attr "mode" "TI")])
5608 : :
5609 : : (define_insn "*mmx_pblendw32"
5610 : : [(set (match_operand:V2FI_32 0 "register_operand" "=Yr,*x,x")
5611 : : (vec_merge:V2FI_32
5612 : : (match_operand:V2FI_32 2 "register_operand" "Yr,*x,x")
5613 : : (match_operand:V2FI_32 1 "register_operand" "0,0,x")
5614 : : (match_operand:SI 3 "const_0_to_7_operand")))]
5615 : 1 : "TARGET_SSE4_1"
5616 : : "@
5617 : : pblendw\t{%3, %2, %0|%0, %2, %3}
5618 : : pblendw\t{%3, %2, %0|%0, %2, %3}
5619 : 0 : vpblendw\t{%3, %2, %1, %0|%0, %1, %2, %3}"
5620 : 0 : [(set_attr "isa" "noavx,noavx,avx")
5621 : : (set_attr "type" "ssemov")
5622 : 148627 : (set_attr "prefix_extra" "1")
5623 : : (set_attr "length_immediate" "1")
5624 : 51410 : (set_attr "prefix" "orig,orig,vex")
5625 : 51410 : (set_attr "mode" "TI")])
5626 : :
5627 : 1490 : ;; Optimize V2SImode load from memory, swapping the elements and
5628 : 1490 : ;; storing back into the memory into DImode rotate of the memory by 32.
5629 : : (define_split
5630 : 1490 : [(set (match_operand:V2SI 0 "memory_operand")
5631 : : (vec_select:V2SI (match_dup 0)
5632 : : (parallel [(const_int 1) (const_int 0)])))]
5633 : 49 : "TARGET_64BIT && (TARGET_READ_MODIFY_WRITE || optimize_insn_for_size_p ())"
5634 : 49 : [(set (match_dup 0)
5635 : : (rotate:DI (match_dup 0) (const_int 32)))]
5636 : 49 : "operands[0] = adjust_address (operands[0], DImode, 0);")
5637 : :
5638 : : (define_insn "mmx_pswapdv2si2"
5639 : 49 : [(set (match_operand:V2SI 0 "register_operand" "=y,Yv")
5640 : : (vec_select:V2SI
5641 : 420030 : (match_operand:V2SI 1 "register_mmxmem_operand" "ym,Yv")
5642 : : (parallel [(const_int 1) (const_int 0)])))]
5643 : 257081 : "TARGET_3DNOW_A"
5644 : 382509 : "@
5645 : 193993 : pswapd\t{%1, %0|%0, %1}
5646 : : %vpshufd\t{$0xe1, %1, %0|%0, %1, 0xe1}";
5647 : 1192212 : [(set_attr "isa" "*,sse2")
5648 : 1119303 : (set_attr "mmx_isa" "native,*")
5649 : 1119296 : (set_attr "type" "mmxcvt,sselog1")
5650 : 139945 : (set_attr "prefix_extra" "1,*")
5651 : 1085788 : (set_attr "length_immediate" "*,1")
5652 : 29021 : (set_attr "mode" "DI,TI")])
5653 : 814779 :
5654 : 785765 : (define_insn "*vec_dupv4hi"
5655 : 3 : [(set (match_operand:V4HI 0 "register_operand" "=y,Yw")
5656 : 88359 : (vec_duplicate:V4HI
5657 : 88359 : (truncate:HI
5658 : : (match_operand:SI 1 "register_operand" "0,Yw"))))]
5659 : 9251 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5660 : 9167 : && (TARGET_SSE || TARGET_3DNOW_A)"
5661 : : "@
5662 : : pshufw\t{$0, %0, %0|%0, %0, 0}
5663 : : %vpshuflw\t{$0, %1, %0|%0, %1, 0}"
5664 : 196 : [(set_attr "isa" "*,sse2")
5665 : 196 : (set_attr "mmx_isa" "native,*")
5666 : 196 : (set_attr "type" "mmxcvt,sselog1")
5667 : 196 : (set_attr "length_immediate" "1")
5668 : : (set_attr "mode" "DI,TI")])
5669 : :
5670 : : (define_insn "*vec_dup<mode>"
5671 : : [(set (match_operand:V4FI_64 0 "register_operand" "=Yw")
5672 : : (vec_duplicate:V4FI_64
5673 : : (match_operand:<mmxscalarmode> 1 "register_operand" "Yw")))]
5674 : 32 : "TARGET_MMX_WITH_SSE"
5675 : 76 : "%vpshuflw\t{$0, %1, %0|%0, %1, 0}"
5676 : : [(set_attr "isa" "sse2")
5677 : : (set_attr "type" "sselog1")
5678 : 13224 : (set_attr "length_immediate" "1")
5679 : 13224 : (set_attr "mode" "TI")])
5680 : 12531 :
5681 : 12531 : (define_insn "*vec_dupv2si"
5682 : 16577 : [(set (match_operand:V2SI 0 "register_operand" "=y,Yv")
5683 : : (vec_duplicate:V2SI
5684 : : (match_operand:SI 1 "register_operand" "0,Yv")))]
5685 : 9510 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
5686 : 628 : "@
5687 : : punpckldq\t%0, %0
5688 : : %vpshufd\t{$0xe0, %1, %0|%0, %1, 0xe0}"
5689 : 23 : [(set_attr "isa" "*,sse2")
5690 : 23 : (set_attr "mmx_isa" "native,*")
5691 : 18 : (set_attr "type" "mmxcvt,sselog1")
5692 : 18 : (set_attr "prefix_data16" "*,1")
5693 : 23 : (set_attr "length_immediate" "*,1")
5694 : : (set_attr "mode" "DI,TI")])
5695 : :
5696 : : (define_insn "*mmx_concatv2si"
5697 : : [(set (match_operand:V2SI 0 "register_operand" "=y,y")
5698 : : (vec_concat:V2SI
5699 : : (match_operand:SI 1 "nonimmediate_operand" " 0,rm")
5700 : : (match_operand:SI 2 "nonimm_or_0_operand" "ym,C")))]
5701 : 396424 : "TARGET_MMX && !TARGET_SSE"
5702 : : "@
5703 : 396424 : punpckldq\t{%2, %0|%0, %2}
5704 : : movd\t{%1, %0|%0, %1}"
5705 : : [(set_attr "type" "mmxcvt,mmxmov")
5706 : : (set_attr "mode" "DI")])
5707 : :
5708 : : (define_expand "vec_setv2si"
5709 : : [(match_operand:V2SI 0 "register_operand")
5710 : : (match_operand:SI 1 "register_operand")
5711 : : (match_operand 2 "vec_setm_mmx_operand")]
5712 : : "TARGET_MMX || TARGET_MMX_WITH_SSE"
5713 : 165 : {
5714 : 165 : if (CONST_INT_P (operands[2]))
5715 : 163 : ix86_expand_vector_set (TARGET_MMX_WITH_SSE, operands[0], operands[1],
5716 : 163 : INTVAL (operands[2]));
5717 : : else
5718 : 2 : ix86_expand_vector_set_var (operands[0], operands[1], operands[2]);
5719 : 165 : DONE;
5720 : : })
5721 : :
5722 : : ;; Avoid combining registers from different units in a single alternative,
5723 : : ;; see comment above inline_secondary_memory_needed function in i386.cc
5724 : : (define_insn_and_split "*vec_extractv2si_0"
5725 : : [(set (match_operand:SI 0 "nonimmediate_operand" "=x,m,y, m,r,r")
5726 : : (vec_select:SI
5727 : : (match_operand:V2SI 1 "nonimmediate_operand" "xm,x,ym,y,m,x")
5728 : : (parallel [(const_int 0)])))]
5729 : 21137 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5730 : 21137 : && !(MEM_P (operands[0]) && MEM_P (operands[1]))"
5731 : : "#"
5732 : 3348 : "&& reload_completed"
5733 : 1657 : [(set (match_dup 0) (match_dup 1))]
5734 : 312999 : "operands[1] = gen_lowpart (SImode, operands[1]);"
5735 : 311342 : [(set_attr "isa" "*,*,*,*,*,sse2")
5736 : 422954 : (set_attr "mmx_isa" "*,*,native,native,*,*")
5737 : 113269 : (set (attr "preferred_for_speed")
5738 : 111612 : (cond [(eq_attr "alternative" "5")
5739 : : (symbol_ref "TARGET_INTER_UNIT_MOVES_FROM_VEC")
5740 : 1657 : ]
5741 : : (symbol_ref "true")))])
5742 : :
5743 : : (define_insn "*vec_extractv2si_0_zext_sse4"
5744 : : [(set (match_operand:DI 0 "register_operand" "=r,x")
5745 : 17 : (zero_extend:DI
5746 : : (vec_select:SI
5747 : 17 : (match_operand:V2SI 1 "register_operand" "x,x")
5748 : 17 : (parallel [(const_int 0)]))))]
5749 : 865 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && TARGET_SSE4_1"
5750 : : "#"
5751 : 848 : [(set_attr "isa" "x64,*")
5752 : : (set (attr "preferred_for_speed")
5753 : : (cond [(eq_attr "alternative" "0")
5754 : : (symbol_ref "TARGET_INTER_UNIT_MOVES_FROM_VEC")
5755 : : ]
5756 : : (symbol_ref "true")))])
5757 : :
5758 : : (define_insn "*vec_extractv2si_0_zext"
5759 : : [(set (match_operand:DI 0 "register_operand" "=r")
5760 : : (zero_extend:DI
5761 : : (vec_select:SI
5762 : : (match_operand:V2SI 1 "register_operand" "x")
5763 : : (parallel [(const_int 0)]))))]
5764 : 0 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5765 : 848 : && TARGET_64BIT && TARGET_SSE2 && TARGET_INTER_UNIT_MOVES_FROM_VEC"
5766 : : "#")
5767 : :
5768 : : (define_split
5769 : : [(set (match_operand:DI 0 "register_operand")
5770 : 3114 : (zero_extend:DI
5771 : 3114 : (vec_select:SI
5772 : : (match_operand:V2SI 1 "register_operand")
5773 : 2629 : (parallel [(const_int 0)]))))]
5774 : 394 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5775 : 394 : && TARGET_SSE2 && reload_completed"
5776 : 197 : [(set (match_dup 0) (zero_extend:DI (match_dup 1)))]
5777 : 197 : "operands[1] = gen_lowpart (SImode, operands[1]);")
5778 : :
5779 : 1351 : ;; Avoid combining registers from different units in a single alternative,
5780 : 1548 : ;; see comment above inline_secondary_memory_needed function in i386.cc
5781 : 1351 : (define_insn "*vec_extractv2si_1"
5782 : : [(set (match_operand:SI 0 "nonimmediate_operand" "=y,jrjm,rm,x,x,y,x,r")
5783 : 197 : (vec_select:SI
5784 : : (match_operand:V2SI 1 "nonimmediate_operand" " 0,x, x ,x,0,o,o,o")
5785 : : (parallel [(const_int 1)])))]
5786 : 12857 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5787 : 12857 : && !(MEM_P (operands[0]) && MEM_P (operands[1]))"
5788 : 746 : "@
5789 : : punpckhdq\t%0, %0
5790 : 746 : pextrd\t{$1, %1, %0|%0, %1, 1}
5791 : 167506 : vpextrd\t{$1, %1, %0|%0, %1, 1}
5792 : 167506 : %vpshufd\t{$0xe5, %1, %0|%0, %1, 0xe5}
5793 : 160578 : shufps\t{$0xe5, %0, %0|%0, %0, 0xe5}
5794 : 160578 : #
5795 : 325575 : #
5796 : : #"
5797 : : [(set_attr "isa" "*,sse4_noavx,avx,sse2,noavx,*,*,*")
5798 : : (set (attr "addr")
5799 : : (if_then_else (eq_attr "alternative" "1")
5800 : : (const_string "gpr16")
5801 : : (const_string "*")))
5802 : : (set_attr "mmx_isa" "native,*,*,*,*,native,*,*")
5803 : : (set_attr "type" "mmxcvt,ssemov,ssemov,sseshuf1,sseshuf1,mmxmov,ssemov,imov")
5804 : : (set (attr "length_immediate")
5805 : : (if_then_else (eq_attr "alternative" "1,2,3,4")
5806 : : (const_string "1")
5807 : : (const_string "*")))
5808 : : (set_attr "prefix" "orig,orig,maybe_evex,maybe_vex,orig,orig,orig,orig")
5809 : : (set_attr "mode" "DI,TI,TI,TI,V4SF,SI,SI,SI")])
5810 : :
5811 : : (define_split
5812 : : [(set (match_operand:SI 0 "register_operand")
5813 : : (vec_select:SI
5814 : : (match_operand:V2SI 1 "memory_operand")
5815 : : (parallel [(const_int 1)])))]
5816 : 42 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && reload_completed"
5817 : 42 : [(set (match_dup 0) (match_dup 1))]
5818 : 42 : "operands[1] = adjust_address (operands[1], SImode, 4);")
5819 : :
5820 : 4474 : (define_insn "*vec_extractv2si_1_zext"
5821 : 4516 : [(set (match_operand:DI 0 "register_operand" "=jr,r")
5822 : 3218 : (zero_extend:DI
5823 : 3218 : (vec_select:SI
5824 : 4547 : (match_operand:V2SI 1 "register_operand" "x,x")
5825 : : (parallel [(const_int 1)]))))]
5826 : 968 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5827 : 968 : && TARGET_64BIT && TARGET_SSE4_1"
5828 : : "%vpextrd\t{$1, %1, %k0|%k0, %1, 1}"
5829 : 0 : [(set_attr "isa" "noavx,avx")
5830 : : (set_attr "type" "sselog1")
5831 : 0 : (set_attr "prefix_extra" "1")
5832 : 0 : (set_attr "length_immediate" "1")
5833 : 0 : (set_attr "prefix" "maybe_vex")
5834 : 4103 : (set_attr "mode" "TI")])
5835 : 4103 :
5836 : : (define_insn_and_split "*vec_extractv2si_zext_mem"
5837 : 1449 : [(set (match_operand:DI 0 "register_operand" "=y,x,r")
5838 : 1449 : (zero_extend:DI
5839 : 0 : (vec_select:SI
5840 : 1449 : (match_operand:V2SI 1 "memory_operand" "o,o,o")
5841 : : (parallel [(match_operand:SI 2 "const_0_to_1_operand")]))))]
5842 : 0 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && TARGET_64BIT"
5843 : 1449 : "#"
5844 : 0 : "&& reload_completed"
5845 : 197 : [(set (match_dup 0) (zero_extend:DI (match_dup 1)))]
5846 : 2627 : {
5847 : 2627 : operands[1] = adjust_address (operands[1], SImode, INTVAL (operands[2]) * 4);
5848 : 733 : }
5849 : 3360 : [(set_attr "isa" "*,sse2,*")
5850 : 2627 : (set_attr "mmx_isa" "native,*,*")])
5851 : 733 :
5852 : : (define_expand "vec_extractv2sisi"
5853 : : [(match_operand:SI 0 "register_operand")
5854 : 0 : (match_operand:V2SI 1 "register_operand")
5855 : : (match_operand 2 "const_int_operand")]
5856 : : "TARGET_MMX || TARGET_MMX_WITH_SSE"
5857 : 8554 : {
5858 : 8554 : ix86_expand_vector_extract (TARGET_MMX_WITH_SSE, operands[0],
5859 : 12004 : operands[1], INTVAL (operands[2]));
5860 : 8554 : DONE;
5861 : 3450 : })
5862 : 3450 :
5863 : 3450 : (define_expand "vec_initv2sisi"
5864 : : [(match_operand:V2SI 0 "register_operand")
5865 : : (match_operand 1)]
5866 : : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && TARGET_SSE"
5867 : 18343 : {
5868 : 34224 : ix86_expand_vector_init (TARGET_MMX_WITH_SSE, operands[0],
5869 : : operands[1]);
5870 : 18343 : DONE;
5871 : : })
5872 : :
5873 : 2 : (define_expand "vec_set<mode>"
5874 : : [(match_operand:V4FI_64 0 "register_operand")
5875 : 2 : (match_operand:<mmxscalarmode> 1 "register_operand")
5876 : 2 : (match_operand 2 "vec_setm_mmx_operand")]
5877 : 2 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
5878 : 9 : {
5879 : 9 : if (CONST_INT_P (operands[2]))
5880 : 10 : ix86_expand_vector_set (TARGET_MMX_WITH_SSE, operands[0], operands[1],
5881 : 6 : INTVAL (operands[2]));
5882 : : else
5883 : 7 : ix86_expand_vector_set_var (operands[0], operands[1], operands[2]);
5884 : 9 : DONE;
5885 : 4 : })
5886 : 4 :
5887 : 4 : (define_expand "vec_extract<mode><mmxscalarmodelower>"
5888 : : [(match_operand:<mmxscalarmode> 0 "register_operand")
5889 : : (match_operand:V4FI_64 1 "register_operand")
5890 : : (match_operand 2 "const_int_operand")]
5891 : : "TARGET_MMX || TARGET_MMX_WITH_SSE"
5892 : 763 : {
5893 : 787 : ix86_expand_vector_extract (TARGET_MMX_WITH_SSE, operands[0],
5894 : 763 : operands[1], INTVAL (operands[2]));
5895 : 763 : DONE;
5896 : : })
5897 : 930 :
5898 : : (define_expand "vec_initv4hihi"
5899 : 930 : [(match_operand:V4HI 0 "register_operand")
5900 : 930 : (match_operand 1)]
5901 : 930 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && TARGET_SSE"
5902 : 3450 : {
5903 : 3455 : ix86_expand_vector_init (TARGET_MMX_WITH_SSE, operands[0],
5904 : : operands[1]);
5905 : 3450 : DONE;
5906 : : })
5907 : :
5908 : 2 : (define_expand "vec_init<mode><mmxscalarmodelower>"
5909 : 0 : [(match_operand:V4F_64 0 "register_operand")
5910 : 2 : (match_operand 1)]
5911 : 2 : "TARGET_MMX_WITH_SSE"
5912 : 23 : {
5913 : 21 : ix86_expand_vector_init (TARGET_MMX_WITH_SSE, operands[0],
5914 : : operands[1]);
5915 : 21 : DONE;
5916 : : })
5917 : :
5918 : : (define_expand "vec_setv8qi"
5919 : 1 : [(match_operand:V8QI 0 "register_operand")
5920 : : (match_operand:QI 1 "register_operand")
5921 : 1 : (match_operand 2 "vec_setm_mmx_operand")]
5922 : 0 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
5923 : 3 : {
5924 : 2 : if (CONST_INT_P (operands[2]))
5925 : 0 : ix86_expand_vector_set (TARGET_MMX_WITH_SSE, operands[0], operands[1],
5926 : 0 : INTVAL (operands[2]));
5927 : : else
5928 : 26 : ix86_expand_vector_set_var (operands[0], operands[1], operands[2]);
5929 : 2 : DONE;
5930 : 24 : })
5931 : 24 :
5932 : 24 : (define_expand "vec_extractv8qiqi"
5933 : 0 : [(match_operand:QI 0 "register_operand")
5934 : : (match_operand:V8QI 1 "register_operand")
5935 : : (match_operand 2 "const_int_operand")]
5936 : : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
5937 : 598 : {
5938 : 598 : ix86_expand_vector_extract (TARGET_MMX_WITH_SSE, operands[0],
5939 : 598 : operands[1], INTVAL (operands[2]));
5940 : 598 : DONE;
5941 : : })
5942 : 0 :
5943 : : (define_expand "vec_initv8qiqi"
5944 : 0 : [(match_operand:V8QI 0 "register_operand")
5945 : 0 : (match_operand 1)]
5946 : 0 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && TARGET_SSE"
5947 : 331 : {
5948 : 332 : ix86_expand_vector_init (TARGET_MMX_WITH_SSE, operands[0],
5949 : : operands[1]);
5950 : 331 : DONE;
5951 : : })
5952 : :
5953 : 348 : (define_insn "*pinsrw"
5954 : : [(set (match_operand:V2FI_32 0 "register_operand" "=x,YW,&x")
5955 : 348 : (vec_merge:V2FI_32
5956 : 348 : (vec_duplicate:V2FI_32
5957 : 348 : (match_operand:<mmxscalarmode> 2 "nonimmediate_operand" "rm,rm,x"))
5958 : : (match_operand:V2FI_32 1 "register_operand" "0,YW,x")
5959 : : (match_operand:SI 3 "const_int_operand")))]
5960 : 7 : "TARGET_SSE2
5961 : 344 : && ((unsigned) exact_log2 (INTVAL (operands[3]))
5962 : 7 : < GET_MODE_NUNITS (V2HImode))"
5963 : 37 : {
5964 : 35 : operands[3] = GEN_INT (exact_log2 (INTVAL (operands[3])));
5965 : 37 : switch (which_alternative)
5966 : 651 : {
5967 : 651 : case 2:
5968 : : return "#";
5969 : 0 : case 1:
5970 : 986 : if (MEM_P (operands[2]))
5971 : : return "vpinsrw\t{%3, %2, %1, %0|%0, %1, %2, %3}";
5972 : : else
5973 : 0 : return "vpinsrw\t{%3, %k2, %1, %0|%0, %1, %k2, %3}";
5974 : 35 : case 0:
5975 : 35 : if (MEM_P (operands[2]))
5976 : : return "pinsrw\t{%3, %2, %0|%0, %2, %3}";
5977 : : else
5978 : 16 : return "pinsrw\t{%3, %k2, %0|%0, %k2, %3}";
5979 : 0 : default:
5980 : 0 : gcc_unreachable ();
5981 : : }
5982 : : }
5983 : : [(set_attr "isa" "noavx,avx,sse4")
5984 : : (set_attr "type" "sselog")
5985 : : (set_attr "length_immediate" "1")
5986 : 35 : (set_attr "mode" "TI")])
5987 : :
5988 : : ;; For TARGET_SSE2, implement insert from XMM reg with PSHULFW + PBLENDW.
5989 : : (define_split
5990 : : [(set (match_operand:V2FI_32 0 "sse_reg_operand")
5991 : : (vec_merge:V2FI_32
5992 : : (vec_duplicate:V2FI_32
5993 : : (match_operand:<mmxscalarmode> 2 "sse_reg_operand"))
5994 : : (match_operand:V2FI_32 1 "sse_reg_operand")
5995 : : (match_operand:SI 3 "const_int_operand")))]
5996 : 1 : "TARGET_SSE4_1 && reload_completed
5997 : 1 : && ((unsigned) exact_log2 (INTVAL (operands[3]))
5998 : 1 : < GET_MODE_NUNITS (<MODE>mode))"
5999 : : [(set (match_dup 0)
6000 : 1 : (vec_duplicate:V2FI_32 (match_dup 2)))
6001 : : (set (match_dup 0)
6002 : 139 : (vec_merge:V2FI_32 (match_dup 1) (match_dup 0) (match_dup 3)))]
6003 : 140 : "operands[3] = GEN_INT (~INTVAL (operands[3]) & 0x3);")
6004 : :
6005 : :
6006 : 140 : (define_insn "*pinsrb"
6007 : : [(set (match_operand:V4QI 0 "register_operand" "=x,YW")
6008 : 1544252 : (vec_merge:V4QI
6009 : : (vec_duplicate:V4QI
6010 : 1544252 : (match_operand:QI 2 "nonimmediate_operand" "jrjm,rm"))
6011 : 1544253 : (match_operand:V4QI 1 "register_operand" "0,YW")
6012 : 1544252 : (match_operand:SI 3 "const_int_operand")))]
6013 : 1544252 : "TARGET_SSE4_1
6014 : 1544252 : && ((unsigned) exact_log2 (INTVAL (operands[3]))
6015 : 0 : < GET_MODE_NUNITS (V4QImode))"
6016 : 1076644 : {
6017 : 1076596 : operands[3] = GEN_INT (exact_log2 (INTVAL (operands[3])));
6018 : 63 : switch (which_alternative)
6019 : 63 : {
6020 : 63 : case 1:
6021 : 0 : if (MEM_P (operands[2]))
6022 : 15 : return "vpinsrb\t{%3, %2, %1, %0|%0, %1, %2, %3}";
6023 : 3277 : else
6024 : 3277 : return "vpinsrb\t{%3, %k2, %1, %0|%0, %1, %k2, %3}";
6025 : 0 : case 0:
6026 : 95 : if (MEM_P (operands[2]))
6027 : 95 : return "pinsrb\t{%3, %2, %0|%0, %2, %3}";
6028 : : else
6029 : 0 : return "pinsrb\t{%3, %k2, %0|%0, %k2, %3}";
6030 : 0 : default:
6031 : 0 : gcc_unreachable ();
6032 : 0 : }
6033 : 0 : }
6034 : : [(set_attr "isa" "noavx,avx")
6035 : : (set_attr "addr" "gpr16,*")
6036 : : (set_attr "type" "sselog")
6037 : : (set_attr "prefix_extra" "1")
6038 : : (set_attr "length_immediate" "1")
6039 : : (set_attr "prefix" "orig,vex")
6040 : : (set_attr "mode" "TI")])
6041 : :
6042 : : (define_insn "*pextrw"
6043 : 1 : [(set (match_operand:HI 0 "register_sse4nonimm_operand" "=r,jm,m")
6044 : : (vec_select:HI
6045 : : (match_operand:V2HI 1 "register_operand" "YW,YW,YW")
6046 : : (parallel [(match_operand:SI 2 "const_0_to_1_operand")])))]
6047 : 440 : "TARGET_SSE2"
6048 : : "@
6049 : : %vpextrw\t{%2, %1, %k0|%k0, %1, %2}
6050 : : pextrw\t{%2, %1, %0|%0, %1, %2}
6051 : 18402 : vpextrw\t{%2, %1, %0|%0, %1, %2}"
6052 : 18402 : [(set_attr "isa" "*,sse4_noavx,avx")
6053 : 18285 : (set_attr "addr" "*,gpr16,*")
6054 : 36687 : (set_attr "type" "sselog1")
6055 : : (set_attr "length_immediate" "1")
6056 : : (set_attr "prefix" "maybe_vex")
6057 : : (set_attr "mode" "TI")])
6058 : :
6059 : : (define_insn "*pextrw<mode>"
6060 : : [(set (match_operand:<mmxscalarmode> 0 "register_sse4nonimm_operand" "=?r,jm,m,x,Yw")
6061 : : (vec_select:<mmxscalarmode>
6062 : : (match_operand:V2F_32 1 "register_operand" "YW,YW,YW,0,YW")
6063 : : (parallel [(match_operand:SI 2 "const_0_to_1_operand")])))]
6064 : 6 : "TARGET_SSE2"
6065 : 1 : {
6066 : 1 : switch (which_alternative)
6067 : : {
6068 : 4398 : case 0:
6069 : 4398 : return "%vpextrw\t{%2, %1, %k0|%k0, %1, %2}";
6070 : 4247 : case 1:
6071 : 8645 : return "pextrw\t{%2, %1, %0|%0, %1, %2}";
6072 : 0 : case 2:
6073 : 0 : return "vpextrw\t{%2, %1, %0|%0, %1, %2}";
6074 : 1 : case 3:
6075 : 1 : operands[2] = GEN_INT (INTVAL (operands[2]) * 2);
6076 : 1 : return "psrldq\t{%2, %0|%0, %2}";
6077 : 0 : case 4:
6078 : 0 : operands[2] = GEN_INT (INTVAL (operands[2]) * 2);
6079 : 0 : return "vpsrldq\t{%2, %1, %0|%0, %1, %2}";
6080 : :
6081 : 0 : default:
6082 : 0 : gcc_unreachable ();
6083 : : }
6084 : : }
6085 : : [(set_attr "isa" "*,sse4_noavx,avx,noavx,avx")
6086 : : (set_attr "addr" "*,gpr16,*,*,*")
6087 : : (set_attr "type" "sselog1,sselog1,sselog1,sseishft1,sseishft1")
6088 : 0 : (set_attr "length_immediate" "1")
6089 : : (set_attr "prefix" "maybe_vex,orig,maybe_evex,orig,maybe_evex")
6090 : : (set_attr "mode" "TI")])
6091 : :
6092 : : (define_insn "*pextrw_zext"
6093 : : [(set (match_operand:SWI48 0 "register_operand" "=r")
6094 : : (zero_extend:SWI48
6095 : 0 : (vec_select:HI
6096 : : (match_operand:V2HI 1 "register_operand" "YW")
6097 : : (parallel [(match_operand:SI 2 "const_0_to_1_operand")]))))]
6098 : 4008 : "TARGET_SSE2"
6099 : : "%vpextrw\t{%2, %1, %k0|%k0, %1, %2}"
6100 : : [(set_attr "type" "sselog1")
6101 : : (set_attr "length_immediate" "1")
6102 : 46549 : (set_attr "prefix" "maybe_vex")
6103 : 46549 : (set_attr "mode" "TI")])
6104 : :
6105 : : (define_insn "*pextrb"
6106 : : [(set (match_operand:QI 0 "nonimmediate_operand" "=jr,jm,r,m")
6107 : : (vec_select:QI
6108 : : (match_operand:V4QI 1 "register_operand" "YW,YW,YW,YW")
6109 : : (parallel [(match_operand:SI 2 "const_0_to_3_operand")])))]
6110 : 43 : "TARGET_SSE4_1"
6111 : : "@
6112 : : pextrb\t{%2, %1, %k0|%k0, %1, %2}
6113 : : pextrb\t{%2, %1, %0|%0, %1, %2}
6114 : : vpextrb\t{%2, %1, %k0|%k0, %1, %2}
6115 : : vpextrb\t{%2, %1, %0|%0, %1, %2}"
6116 : : [(set_attr "isa" "noavx,noavx,avx,avx")
6117 : : (set_attr "addr" "*,gpr16,*,*")
6118 : 6025 : (set_attr "type" "sselog1")
6119 : 6025 : (set_attr "prefix_extra" "1")
6120 : 3006 : (set_attr "length_immediate" "1")
6121 : 9031 : (set_attr "prefix" "maybe_vex")
6122 : : (set_attr "mode" "TI")])
6123 : :
6124 : : (define_insn "*pextrb_zext"
6125 : : [(set (match_operand:SWI248 0 "register_operand" "=jr,r")
6126 : : (zero_extend:SWI248
6127 : : (vec_select:QI
6128 : : (match_operand:V4QI 1 "register_operand" "YW,YW")
6129 : : (parallel [(match_operand:SI 2 "const_0_to_3_operand")]))))]
6130 : 146 : "TARGET_SSE4_1"
6131 : : "%vpextrb\t{%2, %1, %k0|%k0, %1, %2}"
6132 : : [(set_attr "isa" "noavx,avx")
6133 : : (set_attr "type" "sselog1")
6134 : 16891 : (set_attr "prefix_extra" "1")
6135 : 16891 : (set_attr "length_immediate" "1")
6136 : : (set_attr "prefix" "maybe_vex")
6137 : : (set_attr "mode" "TI")])
6138 : :
6139 : : (define_expand "vec_set<mode>"
6140 : : [(match_operand:V2FI_32 0 "register_operand")
6141 : : (match_operand:<mmxscalarmode> 1 "register_operand")
6142 : : (match_operand 2 "vec_setm_sse41_operand")]
6143 : : "TARGET_SSE2"
6144 : 26 : {
6145 : 26 : if (CONST_INT_P (operands[2]))
6146 : 23 : ix86_expand_vector_set (false, operands[0], operands[1],
6147 : 23 : INTVAL (operands[2]));
6148 : : else
6149 : 3 : ix86_expand_vector_set_var (operands[0], operands[1], operands[2]);
6150 : 26 : DONE;
6151 : : })
6152 : :
6153 : : (define_expand "vec_extract<mode><mmxscalarmodelower>"
6154 : : [(match_operand:<mmxscalarmode> 0 "register_operand")
6155 : : (match_operand:V2FI_32 1 "register_operand")
6156 : : (match_operand 2 "const_int_operand")]
6157 : : "TARGET_SSE2"
6158 : 349 : {
6159 : 349 : ix86_expand_vector_extract (false, operands[0],
6160 : 349 : operands[1], INTVAL (operands[2]));
6161 : 349 : DONE;
6162 : : })
6163 : 356 :
6164 : : (define_expand "vec_setv4qi"
6165 : 356 : [(match_operand:V4QI 0 "register_operand")
6166 : 356 : (match_operand:QI 1 "register_operand")
6167 : 356 : (match_operand 2 "vec_setm_mmx_operand")]
6168 : : "TARGET_SSE4_1"
6169 : 2 : {
6170 : 2 : if (CONST_INT_P (operands[2]))
6171 : 0 : ix86_expand_vector_set (false, operands[0], operands[1],
6172 : 0 : INTVAL (operands[2]));
6173 : : else
6174 : 4269 : ix86_expand_vector_set_var (operands[0], operands[1], operands[2]);
6175 : 142 : DONE;
6176 : 4267 : })
6177 : 4407 :
6178 : 4267 : (define_expand "vec_extractv4qiqi"
6179 : 140 : [(match_operand:QI 0 "register_operand")
6180 : : (match_operand:V4QI 1 "register_operand")
6181 : : (match_operand 2 "const_int_operand")]
6182 : : "TARGET_SSE4_1"
6183 : 48 : {
6184 : 48 : ix86_expand_vector_extract (false, operands[0],
6185 : 48 : operands[1], INTVAL (operands[2]));
6186 : 48 : DONE;
6187 : : })
6188 : 22 :
6189 : : (define_insn_and_split "*punpckwd"
6190 : 22 : [(set (match_operand:V2FI_32 0 "register_operand" "=x,Yw")
6191 : 22 : (vec_select:V2FI_32
6192 : 22 : (vec_concat:<mmxdoublevecmode>
6193 : : (match_operand:V2FI_32 1 "register_operand" "0,Yw")
6194 : : (match_operand:V2FI_32 2 "register_operand" "x,Yw"))
6195 : : (parallel [(match_operand 3 "const_0_to_3_operand")
6196 : : (match_operand 4 "const_0_to_3_operand")])))]
6197 : 0 : "TARGET_SSE2"
6198 : : "#"
6199 : 357 : "&& reload_completed"
6200 : : [(set (match_dup 5)
6201 : 1755 : (vec_select:<mmxxmmmode>
6202 : 1615 : (match_dup 5)
6203 : 637 : (parallel [(match_dup 3) (match_dup 4)
6204 : 280 : (const_int 2) (const_int 3)
6205 : 4796 : (const_int 4) (const_int 5)
6206 : 4796 : (const_int 6) (const_int 7)])))]
6207 : 784 : {
6208 : 794 : rtx dest = lowpart_subreg (<mmxxmmmode>mode, operands[0], <MODE>mode);
6209 : 140 : rtx op1 = lowpart_subreg (<mmxxmmmode>mode, operands[1], <MODE>mode);
6210 : 140 : rtx op2 = lowpart_subreg (<mmxxmmmode>mode, operands[2], <MODE>mode);
6211 : :
6212 : 140 : emit_insn (gen_vec_interleave_low<mmxxmmmodelower> (dest, op1, op2));
6213 : :
6214 : 140 : static const int map[4] = { 0, 2, 1, 3 };
6215 : :
6216 : 140 : int sel0 = map[INTVAL (operands[3])];
6217 : 140 : int sel1 = map[INTVAL (operands[4])];
6218 : :
6219 : 140 : if (sel0 == 0 && sel1 == 1)
6220 : 56 : DONE;
6221 : :
6222 : 84 : operands[3] = GEN_INT (sel0);
6223 : 84 : operands[4] = GEN_INT (sel1);
6224 : 84 : operands[5] = dest;
6225 : : }
6226 : : [(set_attr "isa" "noavx,avx")
6227 : : (set_attr "type" "sselog")
6228 : 84 : (set_attr "mode" "TI")])
6229 : :
6230 : : (define_insn "*pshufw<mode>_1"
6231 : : [(set (match_operand:V2FI_32 0 "register_operand" "=Yw")
6232 : : (vec_select:V2FI_32
6233 : : (match_operand:V2FI_32 1 "register_operand" "Yw")
6234 : 84 : (parallel [(match_operand 2 "const_0_to_1_operand")
6235 : : (match_operand 3 "const_0_to_1_operand")])))]
6236 : 0 : "TARGET_SSE2"
6237 : 73 : {
6238 : 73 : int mask = 0;
6239 : 75 : mask |= INTVAL (operands[2]) << 0;
6240 : 1224 : mask |= INTVAL (operands[3]) << 2;
6241 : 1226 : mask |= 2 << 4;
6242 : 1046 : mask |= 3 << 6;
6243 : 973 : operands[2] = GEN_INT (mask);
6244 : 1857 :
6245 : 125550 : return "%vpshuflw\t{%2, %1, %0|%0, %1, %2}";
6246 : 10946 : }
6247 : 8037 : [(set_attr "type" "sselog1")
6248 : 1078 : (set_attr "length_immediate" "1")
6249 : 1078 : (set_attr "mode" "TI")])
6250 : 125592 :
6251 : : (define_insn "*vec_dupv2hi"
6252 : : [(set (match_operand:V2HI 0 "register_operand" "=Yw")
6253 : : (vec_duplicate:V2HI
6254 : : (truncate:HI
6255 : : (match_operand:SI 1 "register_operand" "Yw"))))]
6256 : 196 : "TARGET_SSE2"
6257 : : "%vpshuflw\t{$0, %1, %0|%0, %1, 0}"
6258 : : [(set_attr "type" "sselog1")
6259 : : (set_attr "length_immediate" "1")
6260 : : (set_attr "mode" "TI")])
6261 : :
6262 : : (define_insn "*vec_dup<mode>"
6263 : : [(set (match_operand:V2FI_32 0 "register_operand" "=Yw")
6264 : : (vec_duplicate:V2FI_32
6265 : : (match_operand:<mmxscalarmode> 1 "register_operand" "Yw")))]
6266 : 18 : "TARGET_SSE2"
6267 : 52 : "%vpshuflw\t{$0, %1, %0|%0, %1, 0}"
6268 : : [(set_attr "type" "sselog1")
6269 : : (set_attr "length_immediate" "1")
6270 : 12989393 : (set_attr "mode" "TI")])
6271 : 766 :
6272 : 719 : (define_expand "vec_init<mode><mmxscalarmodelower>"
6273 : 719 : [(match_operand:V2FI_32 0 "register_operand")
6274 : 1485 : (match_operand 1)]
6275 : 944 : "TARGET_SSE2"
6276 : 12988983 : {
6277 : 12990032 : ix86_expand_vector_init (TARGET_MMX_WITH_SSE, operands[0],
6278 : 12989571 : operands[1]);
6279 : 1300 : DONE;
6280 : 12988627 : })
6281 : 944 :
6282 : 12988627 : (define_expand "vec_initv4qiqi"
6283 : 748 : [(match_operand:V2HI 0 "register_operand")
6284 : 748 : (match_operand 1)]
6285 : 748 : "TARGET_SSE2"
6286 : 5808 : {
6287 : 7061172 : ix86_expand_vector_init (TARGET_MMX_WITH_SSE, operands[0],
6288 : 7056894 : operands[1]);
6289 : 7061122 : DONE;
6290 : 7056894 : })
6291 : :
6292 : 3218443 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
6293 : 3218439 : ;;
6294 : 3185333 : ;; Miscellaneous
6295 : 6235416 : ;;
6296 : 4 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
6297 : :
6298 : : (define_expand "mmx_uavg<mode>3"
6299 : : [(set (match_operand:MMXMODE12 0 "register_operand")
6300 : : (truncate:MMXMODE12
6301 : : (lshiftrt:<mmxdoublemode>
6302 : 2 : (plus:<mmxdoublemode>
6303 : : (plus:<mmxdoublemode>
6304 : 2 : (zero_extend:<mmxdoublemode>
6305 : 2 : (match_operand:MMXMODE12 1 "register_mmxmem_operand"))
6306 : 2 : (zero_extend:<mmxdoublemode>
6307 : : (match_operand:MMXMODE12 2 "register_mmxmem_operand")))
6308 : : (match_dup 3))
6309 : : (const_int 1))))]
6310 : : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
6311 : : && (TARGET_SSE || TARGET_3DNOW)"
6312 : 61 : {
6313 : 61 : operands[3] = CONST1_RTX(<mmxdoublemode>mode);
6314 : 61 : ix86_fixup_binary_operands_no_copy (PLUS, <MODE>mode, operands);
6315 : : })
6316 : :
6317 : : (define_insn "*mmx_uavgv8qi3"
6318 : : [(set (match_operand:V8QI 0 "register_operand" "=y,x,Yw")
6319 : 61 : (truncate:V8QI
6320 : : (lshiftrt:V8HI
6321 : : (plus:V8HI
6322 : : (plus:V8HI
6323 : : (zero_extend:V8HI
6324 : 61 : (match_operand:V8QI 1 "register_mmxmem_operand" "%0,0,Yw"))
6325 : : (zero_extend:V8HI
6326 : : (match_operand:V8QI 2 "register_mmxmem_operand" "ym,x,Yw")))
6327 : : (const_vector:V8HI [(const_int 1) (const_int 1)
6328 : : (const_int 1) (const_int 1)
6329 : 18 : (const_int 1) (const_int 1)
6330 : : (const_int 1) (const_int 1)]))
6331 : 18 : (const_int 1))))]
6332 : 257 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
6333 : 257 : && (TARGET_SSE || TARGET_3DNOW)
6334 : 239 : && !(MEM_P (operands[1]) && MEM_P (operands[2]))"
6335 : 220 : {
6336 : 42 : switch (which_alternative)
6337 : : {
6338 : 165 : case 2:
6339 : 165 : return "vpavgb\t{%2, %1, %0|%0, %1, %2}";
6340 : 181 : case 1:
6341 : 16 : case 0:
6342 : 165 : /* These two instructions have the same operation, but their encoding
6343 : 165 : is different. Prefer the one that is de facto standard. */
6344 : 16 : if (TARGET_SSE || TARGET_3DNOW_A)
6345 : 165 : return "pavgb\t{%2, %0|%0, %2}";
6346 : 165 : else
6347 : 0 : return "pavgusb\t{%2, %0|%0, %2}";
6348 : 165 : default:
6349 : 165 : gcc_unreachable ();
6350 : : }
6351 : 165 : }
6352 : : [(set_attr "isa" "*,sse2_noavx,avx")
6353 : 145 : (set_attr "mmx_isa" "native,*,*")
6354 : 145 : (set_attr "type" "mmxshft,sseiadd,sseiadd")
6355 : : (set (attr "prefix_extra")
6356 : : (if_then_else
6357 : 204 : (not (ior (match_test "TARGET_SSE")
6358 : 145 : (match_test "TARGET_3DNOW_A")))
6359 : : (const_string "1")
6360 : 0 : (const_string "*")))
6361 : : (set_attr "mode" "DI,TI,TI")])
6362 : :
6363 : : (define_insn "*mmx_uavgv4hi3"
6364 : : [(set (match_operand:V4HI 0 "register_operand" "=y,x,Yw")
6365 : : (truncate:V4HI
6366 : : (lshiftrt:V4SI
6367 : 154759 : (plus:V4SI
6368 : 154759 : (plus:V4SI
6369 : 154759 : (zero_extend:V4SI
6370 : 154759 : (match_operand:V4HI 1 "register_mmxmem_operand" "%0,0,Yw"))
6371 : 154759 : (zero_extend:V4SI
6372 : : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw")))
6373 : : (const_vector:V4SI [(const_int 1) (const_int 1)
6374 : : (const_int 1) (const_int 1)]))
6375 : : (const_int 1))))]
6376 : 133 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
6377 : 133 : && (TARGET_SSE || TARGET_3DNOW_A)
6378 : 133 : && !(MEM_P (operands[1]) && MEM_P (operands[2]))"
6379 : : "@
6380 : 134 : pavgw\t{%2, %0|%0, %2}
6381 : 134 : pavgw\t{%2, %0|%0, %2}
6382 : 154 : vpavgw\t{%2, %1, %0|%0, %1, %2}"
6383 : 154 : [(set_attr "isa" "*,sse2_noavx,avx")
6384 : 134 : (set_attr "mmx_isa" "native,*,*")
6385 : 134 : (set_attr "type" "mmxshft,sseiadd,sseiadd")
6386 : 20 : (set_attr "mode" "DI,TI,TI")])
6387 : :
6388 : 8750 : (define_expand "uavg<mode>3_ceil"
6389 : : [(set (match_operand:MMXMODE12 0 "register_operand")
6390 : : (truncate:MMXMODE12
6391 : : (lshiftrt:<mmxdoublemode>
6392 : : (plus:<mmxdoublemode>
6393 : : (plus:<mmxdoublemode>
6394 : 76 : (zero_extend:<mmxdoublemode>
6395 : 76 : (match_operand:MMXMODE12 1 "register_operand"))
6396 : 76 : (zero_extend:<mmxdoublemode>
6397 : 76 : (match_operand:MMXMODE12 2 "register_operand")))
6398 : 76 : (match_dup 3))
6399 : : (const_int 1))))]
6400 : : "TARGET_MMX_WITH_SSE"
6401 : 4 : "operands[3] = CONST1_RTX(<mmxdoublemode>mode);")
6402 : :
6403 : : (define_insn "uavgv4qi3_ceil"
6404 : : [(set (match_operand:V4QI 0 "register_operand" "=x,Yw")
6405 : 4 : (truncate:V4QI
6406 : : (lshiftrt:V4HI
6407 : 626406 : (plus:V4HI
6408 : 626406 : (plus:V4HI
6409 : 626406 : (zero_extend:V4HI
6410 : 4 : (match_operand:V4QI 1 "register_operand" "%0,Yw"))
6411 : : (zero_extend:V4HI
6412 : : (match_operand:V4QI 2 "register_operand" "x,Yw")))
6413 : : (const_vector:V4HI [(const_int 1) (const_int 1)
6414 : : (const_int 1) (const_int 1)]))
6415 : 337 : (const_int 1))))]
6416 : 5 : "TARGET_SSE2"
6417 : 337 : "@
6418 : 337 : pavgb\t{%2, %0|%0, %2}
6419 : 337 : vpavgb\t{%2, %1, %0|%0, %1, %2}"
6420 : : [(set_attr "isa" "noavx,avx")
6421 : : (set_attr "type" "sseiadd")
6422 : : (set_attr "mode" "TI")])
6423 : :
6424 : 222 : (define_insn "uavgv2qi3_ceil"
6425 : 222 : [(set (match_operand:V2QI 0 "register_operand" "=x,Yw")
6426 : 222 : (truncate:V2QI
6427 : : (lshiftrt:V2HI
6428 : 222 : (plus:V2HI
6429 : 222 : (plus:V2HI
6430 : : (zero_extend:V2HI
6431 : 222 : (match_operand:V2QI 1 "register_operand" "%0,Yw"))
6432 : : (zero_extend:V2HI
6433 : 202 : (match_operand:V2QI 2 "register_operand" "x,Yw")))
6434 : 202 : (const_vector:V2HI [(const_int 1) (const_int 1)]))
6435 : : (const_int 1))))]
6436 : 110 : "TARGET_SSE2"
6437 : 202 : "@
6438 : : pavgb\t{%2, %0|%0, %2}
6439 : : vpavgb\t{%2, %1, %0|%0, %1, %2}"
6440 : 20 : [(set_attr "isa" "noavx,avx")
6441 : 20 : (set_attr "type" "sseiadd")
6442 : : (set_attr "mode" "TI")])
6443 : :
6444 : 20 : (define_insn "uavgv2hi3_ceil"
6445 : : [(set (match_operand:V2HI 0 "register_operand" "=x,Yw")
6446 : : (truncate:V2HI
6447 : : (lshiftrt:V2SI
6448 : : (plus:V2SI
6449 : : (plus:V2SI
6450 : : (zero_extend:V2SI
6451 : : (match_operand:V2HI 1 "register_operand" "%0,Yw"))
6452 : : (zero_extend:V2SI
6453 : : (match_operand:V2HI 2 "register_operand" "x,Yw")))
6454 : : (const_vector:V2SI [(const_int 1) (const_int 1)]))
6455 : : (const_int 1))))]
6456 : 5 : "TARGET_SSE2"
6457 : : "@
6458 : : pavgw\t{%2, %0|%0, %2}
6459 : : vpavgw\t{%2, %1, %0|%0, %1, %2}"
6460 : : [(set_attr "isa" "noavx,avx")
6461 : : (set_attr "type" "sseiadd")
6462 : : (set_attr "mode" "TI")])
6463 : :
6464 : : (define_expand "mmx_psadbw"
6465 : : [(set (match_operand:V1DI 0 "register_operand")
6466 : : (unspec:V1DI [(match_operand:V8QI 1 "register_mmxmem_operand")
6467 : : (match_operand:V8QI 2 "register_mmxmem_operand")]
6468 : 517 : UNSPEC_PSADBW))]
6469 : 517 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && (TARGET_SSE || TARGET_3DNOW_A)"
6470 : 874 : "ix86_fixup_binary_operands_no_copy (PLUS, V8QImode, operands);")
6471 : :
6472 : 512 : (define_insn "*mmx_psadbw"
6473 : 512 : [(set (match_operand:V1DI 0 "register_operand" "=y,x,Yw")
6474 : 869 : (unspec:V1DI [(match_operand:V8QI 1 "register_mmxmem_operand" "%0,0,Yw")
6475 : 512 : (match_operand:V8QI 2 "register_mmxmem_operand" "ym,x,Yw")]
6476 : 512 : UNSPEC_PSADBW))]
6477 : 5716 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && (TARGET_SSE || TARGET_3DNOW_A)
6478 : 6073 : && ix86_binary_operator_ok (PLUS, V8QImode, operands)"
6479 : 4353 : "@
6480 : 512 : psadbw\t{%2, %0|%0, %2}
6481 : 512 : psadbw\t{%2, %0|%0, %2}
6482 : 836 : vpsadbw\t{%2, %1, %0|%0, %1, %2}"
6483 : 999 : [(set_attr "isa" "*,sse2_noavx,avx")
6484 : 163 : (set_attr "mmx_isa" "native,*,*")
6485 : 835 : (set_attr "type" "mmxshft,sseiadd,sseiadd")
6486 : 0 : (set_attr "mode" "DI,TI,TI")])
6487 : 359 :
6488 : 338 : (define_expand "reduc_<code>_scal_<mode>"
6489 : 137 : [(any_logic:MMXMODE12
6490 : 120 : (match_operand:<mmxscalarmode> 0 "register_operand")
6491 : 403 : (match_operand:MMXMODE12 1 "register_operand"))]
6492 : : "TARGET_MMX_WITH_SSE"
6493 : 6 : {
6494 : 6 : rtx tmp = gen_reg_rtx (<MODE>mode);
6495 : 6 : ix86_expand_reduc (gen_<code><mode>3, tmp, operands[1]);
6496 : 6 : emit_insn (gen_vec_extract<mode><mmxscalarmodelower> (operands[0],
6497 : : tmp, const0_rtx));
6498 : 6 : DONE;
6499 : : })
6500 : :
6501 : : (define_expand "reduc_<code>_scal_v4qi"
6502 : : [(any_logic:V4QI
6503 : : (match_operand:QI 0 "register_operand")
6504 : : (match_operand:V4QI 1 "register_operand"))]
6505 : : "TARGET_SSE2"
6506 : 24 : {
6507 : 24 : rtx tmp = gen_reg_rtx (V4QImode);
6508 : 24 : ix86_expand_reduc (gen_<code>v4qi3, tmp, operands[1]);
6509 : 24 : emit_insn (gen_vec_extractv4qiqi (operands[0], tmp, const0_rtx));
6510 : 24 : DONE;
6511 : 256 : })
6512 : :
6513 : 256 : (define_expand "reduc_plus_scal_v8qi"
6514 : 256 : [(plus:V8QI
6515 : 256 : (match_operand:QI 0 "register_operand")
6516 : : (match_operand:V8QI 1 "register_operand"))]
6517 : : "TARGET_MMX_WITH_SSE"
6518 : 329 : {
6519 : 329 : rtx tmp = gen_reg_rtx (V8QImode);
6520 : 329 : emit_move_insn (tmp, CONST0_RTX (V8QImode));
6521 : 329 : rtx tmp2 = gen_reg_rtx (V1DImode);
6522 : 329 : emit_insn (gen_mmx_psadbw (tmp2, operands[1], tmp));
6523 : 335 : tmp2 = gen_lowpart (V8QImode, tmp2);
6524 : 329 : emit_insn (gen_vec_extractv8qiqi (operands[0], tmp2, const0_rtx));
6525 : 335 : DONE;
6526 : 6 : })
6527 : 6 :
6528 : : (define_expand "reduc_plus_scal_v4hi"
6529 : : [(plus:V4HI
6530 : : (match_operand:HI 0 "register_operand")
6531 : : (match_operand:V4HI 1 "register_operand"))]
6532 : : "TARGET_MMX_WITH_SSE"
6533 : 244 : {
6534 : 244 : rtx tmp = gen_reg_rtx (V4HImode);
6535 : 244 : ix86_expand_reduc (gen_addv4hi3, tmp, operands[1]);
6536 : 244 : emit_insn (gen_vec_extractv4hihi (operands[0], tmp, const0_rtx));
6537 : 244 : DONE;
6538 : 5 : })
6539 : :
6540 : 5 : (define_expand "reduc_<code>_scal_v4hi"
6541 : 5 : [(smaxmin:V4HI
6542 : 5 : (match_operand:HI 0 "register_operand")
6543 : : (match_operand:V4HI 1 "register_operand"))]
6544 : : "TARGET_MMX_WITH_SSE"
6545 : 4 : {
6546 : 4 : rtx tmp = gen_reg_rtx (V4HImode);
6547 : 4 : ix86_expand_reduc (gen_<code>v4hi3, tmp, operands[1]);
6548 : 4 : emit_insn (gen_vec_extractv4hihi (operands[0], tmp, const0_rtx));
6549 : 4 : DONE;
6550 : 314 : })
6551 : :
6552 : 314 : (define_expand "reduc_<code>_scal_v4qi"
6553 : 314 : [(smaxmin:V4QI
6554 : 314 : (match_operand:QI 0 "register_operand")
6555 : : (match_operand:V4QI 1 "register_operand"))]
6556 : : "TARGET_SSE4_1"
6557 : 4 : {
6558 : 4 : rtx tmp = gen_reg_rtx (V4QImode);
6559 : 4 : ix86_expand_reduc (gen_<code>v4qi3, tmp, operands[1]);
6560 : 4 : emit_insn (gen_vec_extractv4qiqi (operands[0], tmp, const0_rtx));
6561 : 4 : DONE;
6562 : 12 : })
6563 : :
6564 : 12 : (define_expand "reduc_<code>_scal_v4hi"
6565 : 12 : [(umaxmin:V4HI
6566 : 12 : (match_operand:HI 0 "register_operand")
6567 : : (match_operand:V4HI 1 "register_operand"))]
6568 : : "TARGET_MMX_WITH_SSE && TARGET_SSE4_1"
6569 : 6 : {
6570 : 6 : rtx tmp = gen_reg_rtx (V4HImode);
6571 : 6 : ix86_expand_reduc (gen_<code>v4hi3, tmp, operands[1]);
6572 : 6 : emit_insn (gen_vec_extractv4hihi (operands[0], tmp, const0_rtx));
6573 : 6 : DONE;
6574 : 10 : })
6575 : :
6576 : 10 : (define_expand "reduc_<code>_scal_v4qi"
6577 : 10 : [(umaxmin:V4QI
6578 : 10 : (match_operand:QI 0 "register_operand")
6579 : : (match_operand:V4QI 1 "register_operand"))]
6580 : : "TARGET_SSE4_1"
6581 : 4 : {
6582 : 4 : rtx tmp = gen_reg_rtx (V4QImode);
6583 : 4 : ix86_expand_reduc (gen_<code>v4qi3, tmp, operands[1]);
6584 : 4 : emit_insn (gen_vec_extractv4qiqi (operands[0], tmp, const0_rtx));
6585 : 4 : DONE;
6586 : 39 : })
6587 : :
6588 : 39 : (define_expand "reduc_plus_scal_v4qi"
6589 : 39 : [(plus:V4QI
6590 : 39 : (match_operand:QI 0 "register_operand")
6591 : : (match_operand:V4QI 1 "register_operand"))]
6592 : : "TARGET_SSE2"
6593 : 314 : {
6594 : 314 : rtx op1 = gen_reg_rtx (V16QImode);
6595 : 314 : emit_insn (gen_vec_setv4si_0 (lowpart_subreg (V4SImode, op1, V16QImode),
6596 : : CONST0_RTX (V4SImode),
6597 : : lowpart_subreg (SImode,
6598 : 1 : operands[1],
6599 : 22 : V4QImode)));
6600 : 315 : rtx tmp = gen_reg_rtx (V16QImode);
6601 : 337 : emit_move_insn (tmp, CONST0_RTX (V16QImode));
6602 : 314 : rtx tmp2 = gen_reg_rtx (V2DImode);
6603 : 336 : emit_insn (gen_sse2_psadbw (tmp2, op1, tmp));
6604 : 314 : tmp2 = gen_lowpart (V16QImode, tmp2);
6605 : 315 : emit_insn (gen_vec_extractv16qiqi (operands[0], tmp2, const0_rtx));
6606 : 314 : DONE;
6607 : : })
6608 : :
6609 : : (define_expand "usadv8qi"
6610 : 15 : [(match_operand:V2SI 0 "register_operand")
6611 : : (match_operand:V8QI 1 "register_operand")
6612 : 15 : (match_operand:V8QI 2 "register_operand")
6613 : 15 : (match_operand:V2SI 3 "register_operand")]
6614 : : "TARGET_MMX_WITH_SSE"
6615 : 5 : {
6616 : 5 : rtx t1 = gen_reg_rtx (V1DImode);
6617 : 5 : rtx t2 = gen_reg_rtx (V2SImode);
6618 : 5 : emit_insn (gen_mmx_psadbw (t1, operands[1], operands[2]));
6619 : 15703 : convert_move (t2, t1, 0);
6620 : 5 : emit_insn (gen_addv2si3 (operands[0], t2, operands[3]));
6621 : 15703 : DONE;
6622 : 15698 : })
6623 : 15698 :
6624 : : (define_expand "usdot_prodv2siv8qi"
6625 : : [(match_operand:V2SI 0 "register_operand")
6626 : : (match_operand:V8QI 1 "register_operand")
6627 : : (match_operand:V8QI 2 "register_operand")
6628 : : (match_operand:V2SI 3 "register_operand")]
6629 : : "TARGET_MMX_WITH_SSE && TARGET_SSE4_1"
6630 : 5 : {
6631 : 5 : operands[1] = force_reg (V8QImode, operands[1]);
6632 : 5 : operands[2] = force_reg (V8QImode, operands[2]);
6633 : 5 : operands[3] = force_reg (V2SImode, operands[3]);
6634 : :
6635 : 110 : if ((TARGET_AVX512VNNI && TARGET_AVX512VL)
6636 : 3 : || TARGET_AVXVNNI)
6637 : 105 : {
6638 : 109 : rtx op1 = lowpart_subreg (V16QImode, operands[1], V8QImode);
6639 : 4 : rtx op2 = lowpart_subreg (V16QImode, operands[2], V8QImode);
6640 : 4 : rtx op3 = lowpart_subreg (V4SImode, operands[3], V2SImode);
6641 : 4 : rtx op0 = gen_reg_rtx (V4SImode);
6642 : :
6643 : 4 : emit_insn (gen_usdot_prodv4siv16qi (op0, op1, op2, op3));
6644 : 4 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
6645 : 4 : }
6646 : : else
6647 : : {
6648 : 1 : rtx op1 = gen_reg_rtx (V8HImode);
6649 : 1 : rtx op2 = gen_reg_rtx (V8HImode);
6650 : 1 : rtx op3 = gen_reg_rtx (V4SImode);
6651 : 1 : rtx op0 = gen_reg_rtx (V4SImode);
6652 : 1 : rtx op0_1 = gen_reg_rtx (V4SImode);
6653 : :
6654 : 1 : emit_move_insn (op3, CONST0_RTX (V4SImode));
6655 : 1 : emit_insn (gen_zero_extendv8qiv8hi2 (op1, operands[1]));
6656 : 1 : emit_insn (gen_extendv8qiv8hi2 (op2, operands[2]));
6657 : 1 : emit_insn (gen_sdot_prodv4siv8hi (op0, op1, op2, op3));
6658 : :
6659 : : /* vec_perm (op0, 2, 3, 0, 1); */
6660 : 1 : emit_insn (gen_sse2_pshufd (op0_1, op0, GEN_INT (78)));
6661 : 1 : emit_insn (gen_addv4si3 (op0, op0, op0_1));
6662 : 1 : emit_insn (gen_addv2si3 (operands[0], operands[3],
6663 : : lowpart_subreg (V2SImode, op0, V4SImode)));
6664 : : }
6665 : 5 : DONE;
6666 : : })
6667 : :
6668 : : (define_expand "sdot_prodv2siv8qi"
6669 : : [(match_operand:V2SI 0 "register_operand")
6670 : : (match_operand:V8QI 1 "register_operand")
6671 : : (match_operand:V8QI 2 "register_operand")
6672 : : (match_operand:V2SI 3 "register_operand")]
6673 : : "TARGET_MMX_WITH_SSE && TARGET_SSE4_1"
6674 : 7 : {
6675 : 7 : operands[1] = force_reg (V8QImode, operands[1]);
6676 : 7 : operands[2] = force_reg (V8QImode, operands[2]);
6677 : 7 : operands[3] = force_reg (V2SImode, operands[3]);
6678 : :
6679 : 453307 : if (TARGET_AVXVNNIINT8)
6680 : : {
6681 : 453305 : rtx op1 = lowpart_subreg (V16QImode, operands[1], V8QImode);
6682 : 453305 : rtx op2 = lowpart_subreg (V16QImode, operands[2], V8QImode);
6683 : 453305 : rtx op3 = lowpart_subreg (V4SImode, operands[3], V2SImode);
6684 : 5 : rtx op0 = gen_reg_rtx (V4SImode);
6685 : :
6686 : 5 : emit_insn (gen_sdot_prodv4siv16qi (op0, op1, op2, op3));
6687 : 5 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
6688 : : }
6689 : : else
6690 : : {
6691 : 2 : rtx op1 = gen_reg_rtx (V8HImode);
6692 : 2 : rtx op2 = gen_reg_rtx (V8HImode);
6693 : 2 : rtx op3 = gen_reg_rtx (V4SImode);
6694 : 2 : rtx op0 = gen_reg_rtx (V4SImode);
6695 : 2 : rtx op0_1 = gen_reg_rtx (V4SImode);
6696 : :
6697 : 2 : emit_move_insn (op3, CONST0_RTX (V4SImode));
6698 : 2 : emit_insn (gen_extendv8qiv8hi2 (op1, operands[1]));
6699 : 2 : emit_insn (gen_extendv8qiv8hi2 (op2, operands[2]));
6700 : 2 : emit_insn (gen_sdot_prodv4siv8hi (op0, op1, op2, op3));
6701 : :
6702 : : /* vec_perm (op0, 2, 3, 0, 1); */
6703 : 2 : emit_insn (gen_sse2_pshufd (op0_1, op0, GEN_INT (78)));
6704 : 2 : emit_insn (gen_addv4si3 (op0, op0, op0_1));
6705 : 2 : emit_insn (gen_addv2si3 (operands[0], operands[3],
6706 : : lowpart_subreg (V2SImode, op0, V4SImode)));
6707 : : }
6708 : 7 : DONE;
6709 : :
6710 : : })
6711 : :
6712 : : (define_expand "udot_prodv2siv8qi"
6713 : : [(match_operand:V2SI 0 "register_operand")
6714 : : (match_operand:V8QI 1 "register_operand")
6715 : : (match_operand:V8QI 2 "register_operand")
6716 : : (match_operand:V2SI 3 "register_operand")]
6717 : : "TARGET_MMX_WITH_SSE && TARGET_SSE4_1"
6718 : 7 : {
6719 : 7 : operands[1] = force_reg (V8QImode, operands[1]);
6720 : 7 : operands[2] = force_reg (V8QImode, operands[2]);
6721 : 7 : operands[3] = force_reg (V2SImode, operands[3]);
6722 : :
6723 : 172 : if (TARGET_AVXVNNIINT8)
6724 : : {
6725 : 170 : rtx op1 = lowpart_subreg (V16QImode, operands[1], V8QImode);
6726 : 170 : rtx op2 = lowpart_subreg (V16QImode, operands[2], V8QImode);
6727 : 170 : rtx op3 = lowpart_subreg (V4SImode, operands[3], V2SImode);
6728 : 5 : rtx op0 = gen_reg_rtx (V4SImode);
6729 : :
6730 : 5 : emit_insn (gen_udot_prodv4siv16qi (op0, op1, op2, op3));
6731 : 5 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
6732 : : }
6733 : : else
6734 : : {
6735 : 2 : rtx op1 = gen_reg_rtx (V8HImode);
6736 : 2 : rtx op2 = gen_reg_rtx (V8HImode);
6737 : 2 : rtx op3 = gen_reg_rtx (V4SImode);
6738 : 2 : rtx op0 = gen_reg_rtx (V4SImode);
6739 : 2 : rtx op0_1 = gen_reg_rtx (V4SImode);
6740 : :
6741 : 2 : emit_move_insn (op3, CONST0_RTX (V4SImode));
6742 : 2 : emit_insn (gen_zero_extendv8qiv8hi2 (op1, operands[1]));
6743 : 2 : emit_insn (gen_zero_extendv8qiv8hi2 (op2, operands[2]));
6744 : 2 : emit_insn (gen_sdot_prodv4siv8hi (op0, op1, op2, op3));
6745 : :
6746 : : /* vec_perm (op0, 2, 3, 0, 1); */
6747 : 2 : emit_insn (gen_sse2_pshufd (op0_1, op0, GEN_INT (78)));
6748 : 2 : emit_insn (gen_addv4si3 (op0, op0, op0_1));
6749 : 2 : emit_insn (gen_addv2si3 (operands[0], operands[3],
6750 : : lowpart_subreg (V2SImode, op0, V4SImode)));
6751 : : }
6752 : 7 : DONE;
6753 : :
6754 : : })
6755 : :
6756 : : (define_expand "usdot_prodv2siv4hi"
6757 : : [(match_operand:V2SI 0 "register_operand")
6758 : : (match_operand:V4HI 1 "register_operand")
6759 : : (match_operand:V4HI 2 "register_operand")
6760 : : (match_operand:V2SI 3 "register_operand")]
6761 : : "TARGET_AVXVNNIINT16 && TARGET_MMX_WITH_SSE"
6762 : 3 : {
6763 : 3 : operands[1] = force_reg (V4HImode, operands[1]);
6764 : 3 : operands[2] = force_reg (V4HImode, operands[2]);
6765 : 3 : operands[3] = force_reg (V2SImode, operands[3]);
6766 : :
6767 : 16367 : rtx op1 = lowpart_subreg (V8HImode, operands[1], V4HImode);
6768 : 3 : rtx op2 = lowpart_subreg (V8HImode, operands[2], V4HImode);
6769 : 16367 : rtx op3 = lowpart_subreg (V4SImode, operands[3], V2SImode);
6770 : 16367 : rtx op0 = gen_reg_rtx (V4SImode);
6771 : 16364 :
6772 : 3 : emit_insn (gen_usdot_prodv4siv8hi (op0, op1, op2, op3));
6773 : 3 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
6774 : 3 : DONE;
6775 : : })
6776 : :
6777 : : (define_expand "udot_prodv2siv4hi"
6778 : : [(match_operand:V2SI 0 "register_operand")
6779 : : (match_operand:V4HI 1 "register_operand")
6780 : : (match_operand:V4HI 2 "register_operand")
6781 : : (match_operand:V2SI 3 "register_operand")]
6782 : : "TARGET_AVXVNNIINT16 && TARGET_MMX_WITH_SSE"
6783 : 3 : {
6784 : 3 : operands[1] = force_reg (V4HImode, operands[1]);
6785 : 3 : operands[2] = force_reg (V4HImode, operands[2]);
6786 : 3 : operands[3] = force_reg (V2SImode, operands[3]);
6787 : :
6788 : 8595 : rtx op1 = lowpart_subreg (V8HImode, operands[1], V4HImode);
6789 : 3 : rtx op2 = lowpart_subreg (V8HImode, operands[2], V4HImode);
6790 : 8595 : rtx op3 = lowpart_subreg (V4SImode, operands[3], V2SImode);
6791 : 8595 : rtx op0 = gen_reg_rtx (V4SImode);
6792 : 8592 :
6793 : 3 : emit_insn (gen_udot_prodv4siv8hi (op0, op1, op2, op3));
6794 : 3 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
6795 : 3 : DONE;
6796 : : })
6797 : :
6798 : : (define_expand "sdot_prodv2siv4hi"
6799 : : [(match_operand:V2SI 0 "register_operand")
6800 : : (match_operand:V4HI 1 "register_operand")
6801 : : (match_operand:V4HI 2 "register_operand")
6802 : : (match_operand:V2SI 3 "register_operand")]
6803 : : "TARGET_MMX_WITH_SSE"
6804 : 36 : {
6805 : 36 : operands[1] = force_reg (V4HImode, operands[1]);
6806 : 36 : operands[2] = force_reg (V4HImode, operands[2]);
6807 : 36 : operands[3] = force_reg (V2SImode, operands[3]);
6808 : :
6809 : 15148 : rtx op1 = lowpart_subreg (V8HImode, operands[1], V4HImode);
6810 : 36 : rtx op2 = lowpart_subreg (V8HImode, operands[2], V4HImode);
6811 : 15148 : rtx op3 = lowpart_subreg (V4SImode, operands[3], V2SImode);
6812 : 15148 : rtx op0 = gen_reg_rtx (V4SImode);
6813 : 15112 :
6814 : 36 : emit_insn (gen_sdot_prodv4siv8hi (op0, op1, op2, op3));
6815 : 36 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
6816 : 36 : DONE;
6817 : : })
6818 : :
6819 : : (define_insn_and_split "mmx_pmovmskb"
6820 : : [(set (match_operand:SI 0 "register_operand" "=r,r,jr")
6821 : : (unspec:SI [(match_operand:V8QI 1 "register_operand" "y,x,x")]
6822 : : UNSPEC_MOVMSK))]
6823 : 111 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
6824 : 111 : && (TARGET_SSE || TARGET_3DNOW_A)"
6825 : : "@
6826 : : pmovmskb\t{%1, %0|%0, %1}
6827 : : #
6828 : 104 : #"
6829 : 148 : "TARGET_SSE2 && reload_completed
6830 : 112668 : && SSE_REGNO_P (REGNO (operands[1]))"
6831 : 22 : [(set (match_dup 0)
6832 : 116487 : (unspec:SI [(match_dup 1)] UNSPEC_MOVMSK))
6833 : 116487 : (set (match_dup 0)
6834 : 112542 : (zero_extend:SI (match_dup 2)))]
6835 : 494 : {
6836 : 472 : /* Generate SSE pmovmskb and zero-extend from QImode to SImode. */
6837 : 44 : operands[1] = lowpart_subreg (V16QImode, operands[1],
6838 : 22 : GET_MODE (operands[1]));
6839 : 44 : operands[2] = lowpart_subreg (QImode, operands[0],
6840 : 22 : GET_MODE (operands[0]));
6841 : 0 : }
6842 : 0 : [(set_attr "mmx_isa" "native,sse_noavx,avx")
6843 : : (set_attr "type" "mmxcvt,ssemov,ssemov")
6844 : 22 : (set_attr "mode" "DI,TI,TI")])
6845 : :
6846 : : (define_expand "mmx_maskmovq"
6847 : : [(set (match_operand:V8QI 0 "memory_operand")
6848 : : (unspec:V8QI [(match_operand:V8QI 1 "register_operand")
6849 : 22 : (match_operand:V8QI 2 "register_operand")
6850 : : (match_dup 0)]
6851 : : UNSPEC_MASKMOV))]
6852 : : "TARGET_SSE || TARGET_3DNOW_A")
6853 : :
6854 : 17916 : (define_insn "*mmx_maskmovq"
6855 : : [(set (mem:V8QI (match_operand:P 0 "register_operand" "D"))
6856 : 17916 : (unspec:V8QI [(match_operand:V8QI 1 "register_operand" "y")
6857 : 17916 : (match_operand:V8QI 2 "register_operand" "y")
6858 : 17916 : (mem:V8QI (match_dup 0))]
6859 : : UNSPEC_MASKMOV))]
6860 : 9 : "TARGET_SSE || TARGET_3DNOW_A"
6861 : : ;; @@@ check ordering of operands in intel/nonintel syntax
6862 : : "maskmovq\t{%2, %1|%1, %2}"
6863 : : [(set_attr "type" "mmxcvt")
6864 : : (set_attr "znver1_decode" "vector")
6865 : : (set_attr "mode" "DI")])
6866 : :
6867 : : (define_int_iterator EMMS
6868 : 104 : [(UNSPECV_EMMS "TARGET_MMX")
6869 : 15 : (UNSPECV_FEMMS "TARGET_3DNOW")])
6870 : 0 :
6871 : 0 : (define_int_attr emms
6872 : 15 : [(UNSPECV_EMMS "emms")
6873 : 15 : (UNSPECV_FEMMS "femms")])
6874 : 0 :
6875 : 94964 : (define_expand "mmx_<emms>"
6876 : 94964 : [(parallel
6877 : 94964 : [(unspec_volatile [(const_int 0)] EMMS)
6878 : 94964 : (clobber (reg:XF ST0_REG))
6879 : 1535225771 : (clobber (reg:XF ST1_REG))
6880 : : (clobber (reg:XF ST2_REG))
6881 : : (clobber (reg:XF ST3_REG))
6882 : : (clobber (reg:XF ST4_REG))
6883 : 1535225771 : (clobber (reg:XF ST5_REG))
6884 : 1535225771 : (clobber (reg:XF ST6_REG))
6885 : 1535225771 : (clobber (reg:XF ST7_REG))
6886 : 1535225771 : (clobber (reg:DI MM0_REG))
6887 : 1535225771 : (clobber (reg:DI MM1_REG))
6888 : : (clobber (reg:DI MM2_REG))
6889 : 91225180 : (clobber (reg:DI MM3_REG))
6890 : 91225180 : (clobber (reg:DI MM4_REG))
6891 : 91225180 : (clobber (reg:DI MM5_REG))
6892 : : (clobber (reg:DI MM6_REG))
6893 : : (clobber (reg:DI MM7_REG))])]
6894 : : "TARGET_MMX || TARGET_MMX_WITH_SSE"
6895 : 57370426 : {
6896 : 57370426 : if (!TARGET_MMX)
6897 : 57370306 : {
6898 : 1 : emit_insn (gen_nop ());
6899 : 1 : DONE;
6900 : : }
6901 : 5231657 : })
6902 : 5231657 :
6903 : 5231657 : (define_insn "*mmx_<emms>"
6904 : : [(unspec_volatile [(const_int 0)] EMMS)
6905 : 119 : (clobber (reg:XF ST0_REG))
6906 : : (clobber (reg:XF ST1_REG))
6907 : 1286634703 : (clobber (reg:XF ST2_REG))
6908 : 1286634703 : (clobber (reg:XF ST3_REG))
6909 : 1286634703 : (clobber (reg:XF ST4_REG))
6910 : 1286634703 : (clobber (reg:XF ST5_REG))
6911 : 1286634703 : (clobber (reg:XF ST6_REG))
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6917 : 1286634703 : (clobber (reg:DI MM4_REG))
6918 : 1286634703 : (clobber (reg:DI MM5_REG))
6919 : 1286634703 : (clobber (reg:DI MM6_REG))
6920 : 1286704914 : (clobber (reg:DI MM7_REG))]
6921 : 1286634703 : ""
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6923 : 70211 : [(set_attr "type" "mmx")
6924 : 70211 : (set_attr "modrm" "0")
6925 : 236385 : (set_attr "memory" "none")])
6926 : 236385 :
6927 : 236385 : (define_insn "popcount<mode>2"
6928 : 236385 : [(set (match_operand:VI1_16_32_64 0 "register_operand" "=v")
6929 : : (popcount:VI1_16_32_64
6930 : : (match_operand:VI1_16_32_64 1 "register_operand" "v")))]
6931 : 10 : "TARGET_AVX512VL && TARGET_AVX512BITALG"
6932 : 2033797 : "vpopcntb\t{%1, %0|%0, %1}")
6933 : 2033783 :
6934 : 2033783 : (define_insn "popcount<mode>2"
6935 : 24 : [(set (match_operand:VI2_32_64 0 "register_operand" "=v")
6936 : 24 : (popcount:VI2_32_64
6937 : 12 : (match_operand:VI2_32_64 1 "register_operand" "v")))]
6938 : 706368 : "TARGET_AVX512VL && TARGET_AVX512BITALG"
6939 : 706392 : "vpopcntw\t{%1, %0|%0, %1}")
6940 : 706346 :
6941 : : (define_insn "popcountv2si2"
6942 : 12 : [(set (match_operand:V2SI 0 "register_operand" "=v")
6943 : 12 : (popcount:V2SI
6944 : 4885068 : (match_operand:V2SI 1 "register_operand" "v")))]
6945 : 4885078 : "TARGET_AVX512VPOPCNTDQ && TARGET_AVX512VL && TARGET_MMX_WITH_SSE"
6946 : 4885085 : "vpopcntd\t{%1, %0|%0, %1}")
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6948 : : /* (content generated from line coverage data) */
6949 : : /* ... */
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6952 : 513223 : /* ... */
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6961 : 3123050 : /* ... */
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6963 : 6941511 : /* ... */
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6965 : 3123050 : /* ... */
6966 : 3123050 : /* ... */
6967 : 3123050 : /* /home/worker/buildworker/tiber-lcov/build/gcc/config/i386/mmx.md not long enough */
6968 : 1449418 : /* (content generated from line coverage data) */
6969 : 3548670 : /* ... */
6970 : 3548670 : /* ... */
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6973 : 2099252 : /* ... */
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6975 : 2268240 : /* ... */
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6987 : 942 : /* /home/worker/buildworker/tiber-lcov/build/gcc/config/i386/mmx.md not long enough */
6988 : 942 : /* (content generated from line coverage data) */
6989 : : /* ... */
6990 : : /* ... */
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7007 : : /* /home/worker/buildworker/tiber-lcov/build/gcc/config/i386/mmx.md not long enough */
7008 : : /* (content generated from line coverage data) */
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7048 : 6219953 : /* (content generated from line coverage data) */
7049 : 6219953 : /* ... */
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7068 : : /* (content generated from line coverage data) */
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7107 : : /* /home/worker/buildworker/tiber-lcov/build/gcc/config/i386/mmx.md not long enough */
7108 : : /* (content generated from line coverage data) */
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7127 : : /* /home/worker/buildworker/tiber-lcov/build/gcc/config/i386/mmx.md not long enough */
7128 : : /* (content generated from line coverage data) */
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