Branch data Line data Source code
1 : : ;; GCC machine description for MMX and 3dNOW! instructions
2 : : ;; Copyright (C) 2005-2025 Free Software Foundation, Inc.
3 : : ;;
4 : : ;; This file is part of GCC.
5 : : ;;
6 : : ;; GCC is free software; you can redistribute it and/or modify
7 : : ;; it under the terms of the GNU General Public License as published by
8 : : ;; the Free Software Foundation; either version 3, or (at your option)
9 : : ;; any later version.
10 : : ;;
11 : : ;; GCC is distributed in the hope that it will be useful,
12 : : ;; but WITHOUT ANY WARRANTY; without even the implied warranty of
13 : : ;; MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
14 : : ;; GNU General Public License for more details.
15 : : ;;
16 : : ;; You should have received a copy of the GNU General Public License
17 : : ;; along with GCC; see the file COPYING3. If not see
18 : : ;; <http://www.gnu.org/licenses/>.
19 : :
20 : : ;; The MMX and 3dNOW! patterns are in the same file because they use
21 : : ;; the same register file, and 3dNOW! adds a number of extensions to
22 : : ;; the base integer MMX isa.
23 : :
24 : : ;; Note! Except for the basic move instructions, *all* of these
25 : : ;; patterns are outside the normal optabs namespace. This is because
26 : : ;; use of these registers requires the insertion of emms or femms
27 : : ;; instructions to return to normal fpu mode. The compiler doesn't
28 : : ;; know how to do that itself, which means it's up to the user. Which
29 : : ;; means that we should never use any of these patterns except at the
30 : : ;; direction of the user via a builtin.
31 : :
32 : : (define_c_enum "unspec" [
33 : : UNSPEC_3DNOW
34 : :
35 : : UNSPEC_MOVNTQ
36 : : UNSPEC_PFRCP
37 : : UNSPEC_PFRCPIT1
38 : : UNSPEC_PFRCPIT2
39 : : UNSPEC_PFRSQRT
40 : : UNSPEC_PFRSQIT1
41 : : ])
42 : :
43 : : (define_c_enum "unspecv" [
44 : : UNSPECV_EMMS
45 : : UNSPECV_FEMMS
46 : : ])
47 : :
48 : : ;; 8 byte integral modes handled by MMX (and by extension, SSE)
49 : : (define_mode_iterator MMXMODEI [V8QI V4HI V2SI])
50 : 283 : (define_mode_iterator MMXMODEI8 [V8QI V4HI V2SI (V1DI "TARGET_SSE2")])
51 : 56 :
52 : : ;; All 8-byte vector modes handled by MMX
53 : : (define_mode_iterator MMXMODE [V8QI V4HI V2SI V1DI V2SF V4HF V4BF])
54 : 14508 : (define_mode_iterator MMXMODE124 [V8QI V4HI V2SI V2SF])
55 : 14508 :
56 : 14508 : ;; Mix-n-match
57 : : (define_mode_iterator MMXMODE12 [V8QI V4HI])
58 : 14508 : (define_mode_iterator MMXMODE14 [V8QI V2SI])
59 : : (define_mode_iterator MMXMODE24 [V4HI V2SI])
60 : : (define_mode_iterator MMXMODE248 [V4HI V2SI V1DI])
61 : :
62 : : ;; All 4-byte integer/float16 vector modes
63 : : (define_mode_iterator V_32 [V4QI V2HI V1SI V2HF V2BF])
64 : :
65 : : (define_mode_iterator V2FI_32 [V2HF V2BF V2HI])
66 : : (define_mode_iterator V4FI_64 [V4HF V4BF V4HI])
67 : : (define_mode_iterator V4F_64 [V4HF V4BF])
68 : : (define_mode_iterator V2F_32 [V2HF V2BF])
69 : : ;; 4-byte integer vector modes
70 : : (define_mode_iterator VI_32 [V4QI V2HI])
71 : :
72 : : ;; 8-byte and 4-byte HImode vector modes
73 : 107 : (define_mode_iterator VI2_32_64 [(V4HI "TARGET_MMX_WITH_SSE") V2HI])
74 : 7 :
75 : 100 : ;; 8-byte, 4-byte and 2-byte QImode vector modes
76 : 5 : (define_mode_iterator VI1_16_32_64 [(V8QI "TARGET_MMX_WITH_SSE") V4QI V2QI])
77 : 41 :
78 : 12 : ;; 4-byte and 2-byte integer vector modes
79 : 22 : (define_mode_iterator VI_16_32 [V4QI V2QI V2HI])
80 : 22 :
81 : 45 : ;; 4-byte and 2-byte QImode vector modes
82 : 6 : (define_mode_iterator VI1_16_32 [V4QI V2QI])
83 : 6 :
84 : 17 : ;; All 2-byte, 4-byte and 8-byte vector modes.
85 : : (define_mode_iterator V_16_32_64
86 : : [V2QI V4QI V2HI V1SI V2HF V2BF
87 : 3430 : (V8QI "TARGET_64BIT") (V4HI "TARGET_64BIT")
88 : 2286 : (V4HF "TARGET_64BIT") (V4BF "TARGET_64BIT")
89 : 53310 : (V2SI "TARGET_64BIT") (V2SF "TARGET_64BIT")
90 : 17973 : (V1DI "TARGET_64BIT")])
91 : 31370182 :
92 : 32087731 : ;; V2S* modes
93 : 49754359 : (define_mode_iterator V2FI [V2SF V2SI])
94 : 76987979 :
95 : 58508291 : (define_mode_iterator V24FI [V2SF V2SI V4HF V4HI])
96 : 36868135 :
97 : 13705077 : (define_mode_iterator V248FI [V2SF V2SI V4HF V4BF V4HI V8QI])
98 : :
99 : : (define_mode_iterator V24FI_32 [V2HF V2BF V2HI V4QI])
100 : :
101 : : ;; Mapping from integer vector mode to mnemonic suffix
102 : : (define_mode_attr mmxvecsize
103 : : [(V8QI "b") (V4QI "b") (V2QI "b")
104 : : (V4HI "w") (V2HI "w") (V2SI "d") (V1DI "q")])
105 : :
106 : : ;; Mapping to same size integral mode.
107 : : (define_mode_attr mmxinsnmode
108 : : [(V8QI "DI") (V4QI "SI") (V2QI "HI")
109 : : (V4HI "DI") (V2HI "SI")
110 : : (V2SI "DI")
111 : : (V1DI "DI") (V1SI "SI")
112 : : (V4HF "DI") (V2HF "SI")
113 : : (V4BF "DI") (V2BF "SI")
114 : : (V2SF "DI")])
115 : :
116 : : (define_mode_attr mmxdoublemode
117 : : [(V8QI "V8HI") (V4HI "V4SI")])
118 : :
119 : : (define_mode_attr mmxhalfmode
120 : : [(V4HI "V4QI") (V2HI "V2QI")])
121 : :
122 : : (define_mode_attr mmxbytemode
123 : : [(V4HI "V8QI") (V2HI "V4QI")])
124 : :
125 : : (define_mode_attr mmxhalfmodelower
126 : : [(V4HI "v4qi") (V2HI "v2qi")])
127 : :
128 : : ;; Mapping of vector float modes to an integer mode of the same size
129 : : (define_mode_attr mmxintvecmode
130 : : [(V2SF "V2SI") (V2SI "V2SI") (V4HI "V4HI") (V8QI "V8QI")
131 : : (V4HF "V4HI") (V2HF "V2HI") (V4BF "V4HI") (V2BF "V2HI")])
132 : :
133 : : (define_mode_attr mmxintvecmodelower
134 : : [(V2SF "v2si") (V2SI "v2si") (V4HI "v4hi") (V8QI "v8qi")
135 : : (V4HF "v4hi") (V2HF "v2hi")])
136 : :
137 : : ;; Mapping of vector modes to a vector mode of double size
138 : : (define_mode_attr mmxdoublevecmode
139 : : [(V2SF "V4SF") (V2SI "V4SI") (V4HF "V8HF") (V4HI "V8HI")
140 : : (V2HI "V4HI") (V2HF "V4HF") (V2BF "V4BF")])
141 : :
142 : : ;; Mapping of vector modes back to the scalar modes
143 : : (define_mode_attr mmxscalarmode
144 : : [(V2SI "SI") (V2SF "SF")
145 : : (V4HF "HF") (V4BF "BF")
146 : : (V2HF "HF") (V2BF "BF")
147 : : (V4HI "HI") (V2HI "HI")
148 : : (V8QI "QI")])
149 : :
150 : : (define_mode_attr mmxscalarmodelower
151 : : [(V2SI "si") (V2SF "sf")
152 : : (V4HF "hf") (V4BF "bf")
153 : : (V2HF "hf") (V2BF "bf")
154 : : (V4HI "hi") (V2HI "hi")
155 : : (V8QI "qi")])
156 : :
157 : : (define_mode_attr mmxscalarsize
158 : : [(V1DI "64")
159 : : (V2SI "32") (V2SF "32")
160 : : (V4HF "16") (V4BF "16")
161 : : (V2HF "16") (V2BF "16")
162 : : (V4HI "16") (V2HI "16")
163 : : (V8QI "8")])
164 : :
165 : : (define_mode_attr Yv_Yw
166 : : [(V8QI "Yw") (V4HI "Yw") (V2SI "Yv") (V1DI "Yv") (V2SF "Yv")])
167 : :
168 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
169 : : ;;
170 : : ;; Move patterns
171 : : ;;
172 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
173 : :
174 : : ;; All of these patterns are enabled for MMX as well as 3dNOW.
175 : : ;; This is essential for maintaining stable calling conventions.
176 : :
177 : : (define_expand "mov<mode>"
178 : : [(set (match_operand:MMXMODE 0 "nonimmediate_operand")
179 : : (match_operand:MMXMODE 1 "nonimm_or_0_operand"))]
180 : : "TARGET_MMX || TARGET_MMX_WITH_SSE"
181 : 479374 : {
182 : 479374 : ix86_expand_vector_move (<MODE>mode, operands);
183 : 479374 : DONE;
184 : : })
185 : :
186 : : (define_insn "*mov<mode>_internal"
187 : : [(set (match_operand:MMXMODE 0 "nonimmediate_operand"
188 : : "=r ,o ,r,r ,m ,?!y,!y,?!y,m ,r ,?!y,v,v,v,m,r,v,!y,*x")
189 : : (match_operand:MMXMODE 1 "nonimm_or_0_operand"
190 : : "rCo,rC,C,rm,rC,C ,!y,m ,?!y,?!y,r ,C,v,m,v,v,r,*x,!y"))]
191 : 71981483 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
192 : 71651013 : && !(MEM_P (operands[0]) && MEM_P (operands[1]))
193 : 71298971 : && ix86_hardreg_mov_ok (operands[0], operands[1])"
194 : 216531 : {
195 : 27951172 : switch (get_attr_type (insn))
196 : 858322 : {
197 : 27737308 : case TYPE_MULTI:
198 : : return "#";
199 : 379 :
200 : 56835 : case TYPE_IMOV:
201 : 57214 : if (get_attr_mode (insn) == MODE_SI)
202 : : return "mov{l}\t{%1, %k0|%k0, %1}";
203 : : else
204 : 56766 : return "mov{q}\t{%1, %0|%0, %1}";
205 : :
206 : 0 : case TYPE_MMX:
207 : 0 : return "pxor\t%0, %0";
208 : :
209 : 544 : case TYPE_MMXMOV:
210 : : /* Handle broken assemblers that require movd instead of movq. */
211 : 544 : if (!HAVE_AS_IX86_INTERUNIT_MOVQ
212 : : && (GENERAL_REG_P (operands[0]) || GENERAL_REG_P (operands[1])))
213 : : return "movd\t{%1, %0|%0, %1}";
214 : 544 : return "movq\t{%1, %0|%0, %1}";
215 : :
216 : 146 : case TYPE_SSECVT:
217 : 146 : if (SSE_REG_P (operands[0]))
218 : : return "movq2dq\t{%1, %0|%0, %1}";
219 : : else
220 : 41 : return "movdq2q\t{%1, %0|%0, %1}";
221 : :
222 : 1660 : case TYPE_SSELOG1:
223 : 1660 : return standard_sse_constant_opcode (insn, operands);
224 : :
225 : 157346 : case TYPE_SSEMOV:
226 : 157346 : return ix86_output_ssemov (insn, operands);
227 : :
228 : 0 : default:
229 : 0 : gcc_unreachable ();
230 : : }
231 : : }
232 : : [(set (attr "isa")
233 : : (cond [(eq_attr "alternative" "0,1")
234 : : (const_string "nox64")
235 : 220835 : (eq_attr "alternative" "2,3,4,9,10")
236 : : (const_string "x64")
237 : : (eq_attr "alternative" "15,16")
238 : : (const_string "x64_sse2")
239 : : (eq_attr "alternative" "17,18")
240 : : (const_string "sse2")
241 : : ]
242 : : (const_string "*")))
243 : : (set (attr "type")
244 : : (cond [(eq_attr "alternative" "0,1")
245 : : (const_string "multi")
246 : : (eq_attr "alternative" "2,3,4")
247 : : (const_string "imov")
248 : : (eq_attr "alternative" "5")
249 : : (const_string "mmx")
250 : : (eq_attr "alternative" "6,7,8,9,10")
251 : : (const_string "mmxmov")
252 : : (eq_attr "alternative" "11")
253 : : (const_string "sselog1")
254 : : (eq_attr "alternative" "17,18")
255 : : (const_string "ssecvt")
256 : : ]
257 : : (const_string "ssemov")))
258 : : (set (attr "prefix_rex")
259 : : (if_then_else (eq_attr "alternative" "9,10,15,16")
260 : : (const_string "1")
261 : : (const_string "*")))
262 : : (set (attr "prefix")
263 : : (if_then_else (eq_attr "type" "sselog1,ssemov")
264 : : (const_string "maybe_vex")
265 : : (const_string "orig")))
266 : : (set (attr "prefix_data16")
267 : : (if_then_else
268 : : (and (eq_attr "type" "ssemov") (eq_attr "mode" "DI"))
269 : : (const_string "1")
270 : : (const_string "*")))
271 : : (set (attr "mode")
272 : : (cond [(eq_attr "alternative" "2")
273 : : (const_string "SI")
274 : : (eq_attr "alternative" "11,12")
275 : : (cond [(match_test "<MODE>mode == V2SFmode
276 : : || <MODE>mode == V4HFmode
277 : : || <MODE>mode == V4BFmode")
278 : : (const_string "V4SF")
279 : : (ior (not (match_test "TARGET_SSE2"))
280 : : (match_test "optimize_function_for_size_p (cfun)"))
281 : 39788 : (const_string "V4SF")
282 : : ]
283 : : (const_string "TI"))
284 : :
285 : : (and (eq_attr "alternative" "13")
286 : 1620386 : (ior (ior (and (match_test "<MODE>mode == V2SFmode")
287 : : (not (match_test "TARGET_MMX_WITH_SSE")))
288 : : (not (match_test "TARGET_SSE2")))
289 : : (match_test "<MODE>mode == V4HFmode
290 : : || <MODE>mode == V4BFmode")))
291 : : (const_string "V2SF")
292 : :
293 : : (and (eq_attr "alternative" "14")
294 : 5203693 : (ior (ior (match_test "<MODE>mode == V2SFmode")
295 : : (not (match_test "TARGET_SSE2")))
296 : : (match_test "<MODE>mode == V4HFmode
297 : : || <MODE>mode == V4BFmode")))
298 : : (const_string "V2SF")
299 : 5450116 : ]
300 : 5450116 : (const_string "DI")))
301 : 5450116 : (set (attr "preferred_for_speed")
302 : : (cond [(eq_attr "alternative" "9,15")
303 : 15419 : (symbol_ref "TARGET_INTER_UNIT_MOVES_FROM_VEC")
304 : : (eq_attr "alternative" "10,16")
305 : 5310007 : (symbol_ref "TARGET_INTER_UNIT_MOVES_TO_VEC")
306 : : ]
307 : 259014 : (symbol_ref "true")))])
308 : :
309 : : (define_split
310 : : [(set (match_operand:MMXMODE 0 "nonimmediate_gr_operand")
311 : : (match_operand:MMXMODE 1 "nonimmediate_gr_operand"))]
312 : 204232 : "!TARGET_64BIT && reload_completed"
313 : 66392 : [(const_int 0)]
314 : 785694 : "ix86_split_long_move (operands); DONE;")
315 : 41171 :
316 : 719302 : (define_split
317 : : [(set (match_operand:MMXMODE 0 "nonimmediate_gr_operand")
318 : : (match_operand:MMXMODE 1 "const0_operand"))]
319 : 34320 : "!TARGET_64BIT && reload_completed"
320 : 17470 : [(const_int 0)]
321 : 65164 : "ix86_split_long_move (operands); DONE;")
322 : 42593 :
323 : 73774 : (define_expand "movmisalign<mode>"
324 : : [(set (match_operand:MMXMODE 0 "nonimmediate_operand")
325 : 5028 : (match_operand:MMXMODE 1 "nonimmediate_operand"))]
326 : 17374 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
327 : 123706 : {
328 : 131512 : ix86_expand_vector_move (<MODE>mode, operands);
329 : 118678 : DONE;
330 : 17374 : })
331 : :
332 : 140782 : (define_expand "mov<mode>"
333 : : [(set (match_operand:V_32 0 "nonimmediate_operand")
334 : 140782 : (match_operand:V_32 1 "nonimm_or_0_operand"))]
335 : 140782 : ""
336 : 155105 : {
337 : 41455 : ix86_expand_vector_move (<MODE>mode, operands);
338 : 41455 : DONE;
339 : : })
340 : :
341 : : (define_insn "*mov<mode>_internal"
342 : 14158 : [(set (match_operand:V_32 0 "nonimmediate_operand"
343 : 0 : "=r ,m ,v,v,v,m,r,v")
344 : 14158 : (match_operand:V_32 1 "nonimm_or_0_operand"
345 : 14158 : "rmC,rC,C,v,m,v,v,r"))]
346 : 9930038 : "!(MEM_P (operands[0]) && MEM_P (operands[1]))
347 : 40058952 : && ix86_hardreg_mov_ok (operands[0], operands[1])"
348 : 16749 : {
349 : 18585100 : switch (get_attr_type (insn))
350 : 3 : {
351 : 18568351 : case TYPE_IMOV:
352 : 0 : return "mov{l}\t{%1, %0|%0, %1}";
353 : :
354 : 129 : case TYPE_SSELOG1:
355 : 129 : return standard_sse_constant_opcode (insn, operands);
356 : 0 :
357 : 6869 : case TYPE_SSEMOV:
358 : 6869 : return ix86_output_ssemov (insn, operands);
359 : :
360 : 0 : default:
361 : 0 : gcc_unreachable ();
362 : : }
363 : : }
364 : : [(set (attr "isa")
365 : : (cond [(eq_attr "alternative" "6,7")
366 : : (const_string "sse2")
367 : 4667 : ]
368 : : (const_string "*")))
369 : : (set (attr "type")
370 : : (cond [(eq_attr "alternative" "2")
371 : : (const_string "sselog1")
372 : : (eq_attr "alternative" "3,4,5,6,7")
373 : : (const_string "ssemov")
374 : : ]
375 : : (const_string "imov")))
376 : : (set (attr "prefix")
377 : : (if_then_else (eq_attr "type" "sselog1,ssemov")
378 : : (const_string "maybe_vex")
379 : : (const_string "orig")))
380 : : (set (attr "prefix_data16")
381 : : (if_then_else (and (eq_attr "type" "ssemov") (eq_attr "mode" "SI"))
382 : : (const_string "1")
383 : : (const_string "*")))
384 : : (set (attr "mode")
385 : : (cond [(eq_attr "alternative" "2,3")
386 : : (cond [(match_test "<MODE>mode == V2HFmode
387 : 119783 : || <MODE>mode == V2BFmode")
388 : : (const_string "V4SF")
389 : : (match_test "TARGET_AVX")
390 : : (const_string "TI")
391 : 22369 : (ior (not (match_test "TARGET_SSE2"))
392 : 10239 : (match_test "optimize_function_for_size_p (cfun)"))
393 : : (const_string "V4SF")
394 : : ]
395 : : (const_string "TI"))
396 : :
397 : : (and (eq_attr "alternative" "4,5")
398 : : (ior (match_test "<MODE>mode == V2HFmode
399 : : || <MODE>mode == V2BFmode")
400 : : (not (match_test "TARGET_SSE2"))))
401 : : (const_string "SF")
402 : : ]
403 : : (const_string "SI")))
404 : : (set (attr "preferred_for_speed")
405 : : (cond [(eq_attr "alternative" "6")
406 : : (symbol_ref "TARGET_INTER_UNIT_MOVES_FROM_VEC")
407 : : (eq_attr "alternative" "7")
408 : : (symbol_ref "TARGET_INTER_UNIT_MOVES_TO_VEC")
409 : : ]
410 : : (symbol_ref "true")))])
411 : :
412 : : ;; For TARGET_64BIT we always round up to 8 bytes.
413 : : (define_insn "*push<mode>2_rex64"
414 : : [(set (match_operand:V_32 0 "push_operand" "=X,X")
415 : : (match_operand:V_32 1 "nonmemory_no_elim_operand" "rC,*v"))]
416 : 3 : "TARGET_64BIT"
417 : : "@
418 : 18568348 : push{q}\t%q1
419 : 18568348 : #"
420 : : [(set_attr "type" "push,multi")
421 : : (set_attr "mode" "DI")])
422 : :
423 : 58697187 : (define_split
424 : 58697187 : [(set (match_operand:V_32 0 "push_operand")
425 : 40219672 : (match_operand:V_32 1 "sse_reg_operand"))]
426 : 90602732 : "TARGET_64BIT && TARGET_SSE && reload_completed"
427 : : [(set (reg:P SP_REG) (plus:P (reg:P SP_REG) (match_dup 2)))
428 : : (set (match_dup 0) (match_dup 1))]
429 : 0 : {
430 : 0 : operands[2] = GEN_INT (-PUSH_ROUNDING (GET_MODE_SIZE (<V_32:MODE>mode)));
431 : : /* Preserve memory attributes. */
432 : 0 : operands[0] = replace_equiv_address (operands[0], stack_pointer_rtx);
433 : : })
434 : :
435 : : (define_expand "movmisalign<mode>"
436 : 0 : [(set (match_operand:V_32 0 "nonimmediate_operand")
437 : : (match_operand:V_32 1 "nonimmediate_operand"))]
438 : : ""
439 : 8305 : {
440 : 8305 : ix86_expand_vector_move (<MODE>mode, operands);
441 : 8305 : DONE;
442 : : })
443 : :
444 : : (define_expand "movv2qi"
445 : : [(set (match_operand:V2QI 0 "nonimmediate_operand")
446 : 46447 : (match_operand:V2QI 1 "nonimm_or_0_operand"))]
447 : 2676 : ""
448 : 84589 : {
449 : 49123 : ix86_expand_vector_move (V2QImode, operands);
450 : 46447 : DONE;
451 : 2676 : })
452 : :
453 : : (define_insn "*movv2qi_internal"
454 : : [(set (match_operand:V2QI 0 "nonimmediate_operand"
455 : 2293 : "=r,r,r,m ,v,v,v,jm,m,r,v")
456 : : (match_operand:V2QI 1 "nonimm_or_0_operand"
457 : 2293 : "r ,C,m,rC,C,v,m,x,v,v,r"))]
458 : 8234023 : "!(MEM_P (operands[0]) && MEM_P (operands[1]))
459 : 8221508 : && ix86_hardreg_mov_ok (operands[0], operands[1])"
460 : 10239 : {
461 : 3778436 : switch (get_attr_type (insn))
462 : 3768197 : {
463 : 6529 : case TYPE_IMOV:
464 : 3764313 : if (get_attr_mode (insn) == MODE_SI)
465 : 3757784 : return "mov{l}\t{%k1, %k0|%k0, %k1}";
466 : 0 : else
467 : 6359 : return "mov{w}\t{%1, %0|%0, %1}";
468 : 0 :
469 : 4251818 : case TYPE_IMOVX:
470 : 4251818 : /* movzwl is faster than movw on p2 due to partial word stalls,
471 : 1761546 : though not as fast as an aligned movl. */
472 : 4349940 : return "movz{wl|x}\t{%1, %k0|%k0, %1}";
473 : :
474 : 365 : case TYPE_SSELOG1:
475 : 365 : if (satisfies_constraint_C (operands[1]))
476 : 44 : return standard_sse_constant_opcode (insn, operands);
477 : :
478 : 321 : if (SSE_REG_P (operands[0]))
479 : : return "%vpinsrw\t{$0, %1, %d0|%d0, %1, 0}";
480 : : else
481 : 12 : return "%vpextrw\t{$0, %1, %0|%0, %1, 0}";
482 : :
483 : 385 : case TYPE_SSEMOV:
484 : 385 : return ix86_output_ssemov (insn, operands);
485 : :
486 : 0 : default:
487 : 0 : gcc_unreachable ();
488 : : }
489 : : }
490 : : [(set (attr "isa")
491 : : (cond [(eq_attr "alternative" "6,9,10")
492 : : (const_string "sse2")
493 : 0 : (eq_attr "alternative" "7")
494 : : (const_string "sse4_noavx")
495 : : (eq_attr "alternative" "8")
496 : : (const_string "avx")
497 : : ]
498 : : (const_string "*")))
499 : : (set (attr "addr")
500 : : (if_then_else (eq_attr "alternative" "7")
501 : : (const_string "gpr16")
502 : : (const_string "*")))
503 : : (set (attr "type")
504 : : (cond [(eq_attr "alternative" "6,7,8")
505 : : (if_then_else (match_test "TARGET_AVX512FP16")
506 : : (const_string "ssemov")
507 : : (const_string "sselog1"))
508 : : (eq_attr "alternative" "4")
509 : : (const_string "sselog1")
510 : : (eq_attr "alternative" "5,9,10")
511 : : (const_string "ssemov")
512 : : (match_test "optimize_function_for_size_p (cfun)")
513 : : (const_string "imov")
514 : : (and (eq_attr "alternative" "0")
515 : : (ior (not (match_test "TARGET_PARTIAL_REG_STALL"))
516 : 0 : (not (match_test "TARGET_HIMODE_MATH"))))
517 : : (const_string "imov")
518 : : (and (eq_attr "alternative" "1,2")
519 : : (match_operand:V2QI 1 "aligned_operand"))
520 : 23371805 : (const_string "imov")
521 : 110481126 : (and (match_test "TARGET_MOVX")
522 : : (eq_attr "alternative" "0,2"))
523 : : (const_string "imovx")
524 : 18365328 : ]
525 : 27907814 : (const_string "imov")))
526 : 27907814 : (set (attr "prefix")
527 : 27954724 : (cond [(eq_attr "alternative" "4,5,6,7,8,9,10")
528 : : (const_string "maybe_evex")
529 : 0 : ]
530 : 136429648 : (const_string "orig")))
531 : 126199176 : (set (attr "mode")
532 : 98372229 : (cond [(eq_attr "alternative" "6,7,8")
533 : 67891 : (if_then_else (match_test "TARGET_AVX512FP16")
534 : 50111 : (const_string "HI")
535 : 9001708 : (const_string "TI"))
536 : 97813121 : (eq_attr "alternative" "9,10")
537 : 17780 : (if_then_else (match_test "TARGET_AVX512FP16")
538 : 38007308 : (const_string "HI")
539 : 38007308 : (const_string "SI"))
540 : 97796539 : (eq_attr "alternative" "4")
541 : 38007308 : (cond [(match_test "TARGET_AVX")
542 : 37360 : (const_string "TI")
543 : 38007308 : (ior (not (match_test "TARGET_SSE2"))
544 : 131915967 : (match_test "optimize_function_for_size_p (cfun)"))
545 : : (const_string "V4SF")
546 : 5159394 : ]
547 : 5159394 : (const_string "TI"))
548 : 5159394 : (eq_attr "alternative" "5")
549 : : (cond [(match_test "TARGET_AVX512FP16")
550 : : (const_string "HF")
551 : : (match_test "TARGET_AVX")
552 : : (const_string "TI")
553 : 76 : (ior (not (match_test "TARGET_SSE2"))
554 : 76 : (match_test "optimize_function_for_size_p (cfun)"))
555 : 76 : (const_string "V4SF")
556 : : ]
557 : 24916144 : (const_string "TI"))
558 : 24916144 : (eq_attr "type" "imovx")
559 : 24916144 : (const_string "SI")
560 : : (and (eq_attr "alternative" "1,2")
561 : : (match_operand:V2QI 1 "aligned_operand"))
562 : : (const_string "SI")
563 : 24343275 : (and (eq_attr "alternative" "0")
564 : 15462 : (ior (not (match_test "TARGET_PARTIAL_REG_STALL"))
565 : 15462 : (not (match_test "TARGET_HIMODE_MATH"))))
566 : 15462 : (const_string "SI")
567 : 24358737 : ]
568 : : (const_string "HI")))
569 : : (set (attr "preferred_for_speed")
570 : : (cond [(eq_attr "alternative" "9")
571 : 23471534 : (symbol_ref "TARGET_INTER_UNIT_MOVES_FROM_VEC")
572 : : (eq_attr "alternative" "10")
573 : : (symbol_ref "TARGET_INTER_UNIT_MOVES_TO_VEC")
574 : : ]
575 : : (symbol_ref "true")))])
576 : 7470 :
577 : 7470 : (define_split
578 : 7470 : [(set (match_operand:V_16_32_64 0 "general_reg_operand")
579 : : (match_operand:V_16_32_64 1 "memory_operand"))]
580 : 27142794 : "reload_completed
581 : 27150281 : && SYMBOL_REF_P (XEXP (operands[1], 0))
582 : 27132409 : && CONSTANT_POOL_ADDRESS_P (XEXP (operands[1], 0))"
583 : 2677 : [(set (match_dup 0) (match_dup 1))]
584 : 58815 : {
585 : 58815 : rtx op1 = avoid_constant_pool_reference (operands[1]);
586 : 26865531 :
587 : 74278 : if (!CONST_VECTOR_P (op1))
588 : 22220 : FAIL;
589 : 44860 :
590 : 25271728 : HOST_WIDE_INT val = ix86_convert_const_vector_to_integer (op1, <MODE>mode);
591 : 21784 :
592 : 44743 : operands[0] = lowpart_subreg (<mmxinsnmode>mode, operands[0], <MODE>mode);
593 : 44743 : operands[1] = GEN_INT (val);
594 : 21372230 : })
595 : :
596 : : ;; 16-bit, 32-bit and 64-bit constant vector stores. After reload,
597 : 22959 : ;; convert them to immediate integer stores.
598 : : (define_insn_and_split "*mov<mode>_imm"
599 : : [(set (match_operand:V_16_32_64 0 "memory_operand" "=m")
600 : 22959 : (match_operand:V_16_32_64 1 "x86_64_const_vector_operand" "i"))]
601 : : ""
602 : : "#"
603 : 1489624 : "&& reload_completed"
604 : 1491750 : [(set (match_dup 0) (match_dup 1))]
605 : 1491750 : {
606 : 1536819 : rtx op1 = operands[1];
607 : 123335 : HOST_WIDE_INT val = ix86_convert_const_vector_to_integer (op1, <MODE>mode);
608 : 140198 :
609 : 118104 : operands[0] = adjust_address (operands[0], <mmxinsnmode>mode, 0);
610 : 1707158 : operands[1] = GEN_INT (val);
611 : : })
612 : 9434212 :
613 : 9434212 : ;; We always round up to UNITS_PER_WORD bytes.
614 : 10569047 : (define_insn "*pushv2qi2"
615 : : [(set (match_operand:V2QI 0 "push_operand" "=X,X")
616 : 778465 : (match_operand:V2QI 1 "nonmemory_no_elim_operand" "rC,v"))]
617 : 28206 : ""
618 : 423932 : "* return TARGET_64BIT ? \"push{q}\t%q1\" : \"push{l}\t%k1\";
619 : 423932 : #"
620 : 423932 : [(set_attr "isa" "*,sse4")
621 : : (set_attr "type" "push,multi")
622 : 56237 : (set (attr "mode")
623 : 38342 : (cond [(eq_attr "alternative" "0")
624 : 1087885 : (if_then_else (match_test "TARGET_64BIT")
625 : 1089022 : (const_string "DI")
626 : 1087468 : (const_string "SI"))
627 : 38342 : (eq_attr "alternative" "1")
628 : 37205 : (if_then_else (match_test "TARGET_AVX512FP16")
629 : 37205 : (const_string "HI")
630 : 89106 : (const_string "TI"))
631 : 89106 : ]
632 : 89106 : (const_string "HI")))])
633 : 52272 :
634 : : (define_split
635 : 118 : [(set (match_operand:V2QI 0 "push_operand")
636 : 118 : (match_operand:V2QI 1 "sse_reg_operand"))]
637 : 0 : "TARGET_SSE4_1 && reload_completed"
638 : : [(set (reg:P SP_REG) (plus:P (reg:P SP_REG) (match_dup 2)))
639 : : (set (match_dup 0) (match_dup 1))]
640 : 0 : {
641 : 0 : operands[2] = GEN_INT (-PUSH_ROUNDING (GET_MODE_SIZE (V2QImode)));
642 : 0 : /* Preserve memory attributes. */
643 : 0 : operands[0] = replace_equiv_address (operands[0], stack_pointer_rtx);
644 : 0 : })
645 : :
646 : : (define_expand "movmisalignv2qi"
647 : 0 : [(set (match_operand:V2QI 0 "nonimmediate_operand")
648 : : (match_operand:V2QI 1 "nonimmediate_operand"))]
649 : : ""
650 : 5628 : {
651 : 5628 : ix86_expand_vector_move (V2QImode, operands);
652 : 5628 : DONE;
653 : 86683 : })
654 : 86683 :
655 : 86683 : (define_insn "sse_movntq"
656 : : [(set (match_operand:DI 0 "memory_operand" "=m,m")
657 : 2702 : (unspec:DI [(match_operand:DI 1 "register_operand" "y,r")]
658 : 0 : UNSPEC_MOVNTQ))]
659 : 89138 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
660 : 2702 : && (TARGET_SSE || TARGET_3DNOW_A)"
661 : 2702 : "@
662 : 0 : movntq\t{%1, %0|%0, %1}
663 : 86374 : movnti\t{%1, %0|%0, %1}"
664 : 1024 : [(set_attr "isa" "*,x64")
665 : 1024 : (set_attr "mmx_isa" "native,*")
666 : 26 : (set_attr "type" "mmxmov,ssemov")
667 : 291 : (set_attr "mode" "DI")])
668 : 317 :
669 : 0 : (define_expand "movq_<mode>_to_sse"
670 : 26 : [(set (match_operand:<mmxdoublevecmode> 0 "register_operand")
671 : : (vec_concat:<mmxdoublevecmode>
672 : 98941 : (match_operand:V24FI 1 "nonimmediate_operand")
673 : 98941 : (match_dup 2)))]
674 : 98941 : "TARGET_SSE2"
675 : 13368 : {
676 : 13368 : if (<MODE>mode != V2SImode
677 : 12977 : && !flag_trapping_math)
678 : 1238 : {
679 : 8514 : rtx op1 = force_reg (<MODE>mode, operands[1]);
680 : 8514 : emit_move_insn (operands[0], lowpart_subreg (<mmxdoublevecmode>mode,
681 : : op1, <MODE>mode));
682 : 8514 : DONE;
683 : : }
684 : :
685 : 4854 : operands[2] = CONST0_RTX (<MODE>mode);
686 : : })
687 : :
688 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
689 : : ;;
690 : 4854 : ;; Parallel single-precision floating point arithmetic
691 : 981099 : ;;
692 : 981099 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
693 : 981099 :
694 : 985953 : (define_expand "<code>v2sf2"
695 : : [(set (match_operand:V2SF 0 "register_operand")
696 : : (absneg:V2SF
697 : : (match_operand:V2SF 1 "register_operand")))]
698 : 949307 : "TARGET_MMX_WITH_SSE"
699 : 406 : "ix86_expand_fp_absneg_operator (<CODE>, V2SFmode, operands); DONE;")
700 : :
701 : 370 : (define_insn_and_split "*mmx_<code>v2sf2"
702 : 949677 : [(set (match_operand:V2SF 0 "register_operand" "=x,x,x")
703 : 341 : (absneg:V2SF
704 : : (match_operand:V2SF 1 "register_operand" "0,x,x")))
705 : : (use (match_operand:V2SF 2 "nonimmediate_operand" "x,0,x"))]
706 : 949721 : "TARGET_MMX_WITH_SSE"
707 : 29 : "#"
708 : 72 : "&& reload_completed"
709 : : [(set (match_dup 0)
710 : 46 : (<absneg_op>:V2SF (match_dup 1) (match_dup 2)))]
711 : 1909 : {
712 : 62 : if (!TARGET_AVX && operands_match_p (operands[0], operands[2]))
713 : 1876 : std::swap (operands[1], operands[2]);
714 : 1885 : }
715 : 6686 : [(set_attr "isa" "noavx,noavx,avx")])
716 : 4823 :
717 : 4837 : (define_insn_and_split "*mmx_nabsv2sf2"
718 : 4801 : [(set (match_operand:V2SF 0 "register_operand" "=x,x,x")
719 : 4801 : (neg:V2SF
720 : : (abs:V2SF
721 : 36 : (match_operand:V2SF 1 "register_operand" "0,x,x"))))
722 : : (use (match_operand:V2SF 2 "nonimmediate_operand" "x,0,x"))]
723 : 0 : "TARGET_MMX_WITH_SSE"
724 : : "#"
725 : 0 : "&& reload_completed"
726 : 155 : [(set (match_dup 0)
727 : 0 : (ior:V2SF (match_dup 1) (match_dup 2)))]
728 : 2760 : {
729 : 2760 : if (!TARGET_AVX && operands_match_p (operands[0], operands[2]))
730 : 2760 : std::swap (operands[1], operands[2]);
731 : 2605 : }
732 : 2605 : [(set_attr "isa" "noavx,noavx,avx")])
733 : 2605 :
734 : 2605 : (define_expand "<insn>v2sf3"
735 : 2605 : [(set (match_operand:V2SF 0 "register_operand")
736 : 2605 : (plusminusmult:V2SF
737 : 2605 : (match_operand:V2SF 1 "nonimmediate_operand")
738 : 0 : (match_operand:V2SF 2 "nonimmediate_operand")))]
739 : : "TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
740 : 4874 : {
741 : 4874 : rtx op2 = gen_reg_rtx (V4SFmode);
742 : 4874 : rtx op1 = gen_reg_rtx (V4SFmode);
743 : 4945 : rtx op0 = gen_reg_rtx (V4SFmode);
744 : :
745 : 4945 : emit_insn (gen_movq_v2sf_to_sse (op2, operands[2]));
746 : 5461 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
747 : 587 :
748 : 5390 : emit_insn (gen_<insn>v4sf3 (op0, op1, op2));
749 : :
750 : 4874 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
751 : 4874 : DONE;
752 : 499 : })
753 : :
754 : : (define_expand "mmx_addv2sf3"
755 : : [(parallel
756 : 499 : [(set (match_operand:V2SF 0 "register_operand")
757 : : (plus:V2SF
758 : : (match_operand:V2SF 1 "nonimmediate_operand")
759 : : (match_operand:V2SF 2 "nonimmediate_operand")))
760 : 499 : (unspec [(const_int 0)] UNSPEC_3DNOW)])]
761 : : "TARGET_3DNOW"
762 : 17 : "ix86_fixup_binary_operands_no_copy (PLUS, V2SFmode, operands);")
763 : :
764 : : (define_insn "*mmx_addv2sf3"
765 : 42 : [(set (match_operand:V2SF 0 "register_operand" "=y")
766 : 17 : (plus:V2SF (match_operand:V2SF 1 "nonimmediate_operand" "%0")
767 : 42 : (match_operand:V2SF 2 "nonimmediate_operand" "ym")))
768 : 42 : (unspec [(const_int 0)] UNSPEC_3DNOW)]
769 : 135097 : "TARGET_3DNOW && ix86_binary_operator_ok (PLUS, V2SFmode, operands)"
770 : 135003 : "pfadd\t{%2, %0|%0, %2}"
771 : 135008 : [(set_attr "type" "mmxadd")
772 : 134991 : (set_attr "prefix_extra" "1")
773 : 296 : (set_attr "mode" "V2SF")])
774 : 296 :
775 : : (define_expand "mmx_subv2sf3"
776 : 74 : [(parallel
777 : 103 : [(set (match_operand:V2SF 0 "register_operand")
778 : 74 : (minus:V2SF (match_operand:V2SF 1 "register_operand")
779 : 75 : (match_operand:V2SF 2 "nonimmediate_operand")))
780 : 0 : (unspec [(const_int 0)] UNSPEC_3DNOW)])]
781 : 222352 : "TARGET_3DNOW")
782 : 222292 :
783 : 222277 : (define_expand "mmx_subrv2sf3"
784 : 15 : [(parallel
785 : 15 : [(set (match_operand:V2SF 0 "register_operand")
786 : 15 : (minus:V2SF (match_operand:V2SF 2 "register_operand")
787 : : (match_operand:V2SF 1 "nonimmediate_operand")))
788 : : (unspec [(const_int 0)] UNSPEC_3DNOW)])]
789 : : "TARGET_3DNOW")
790 : :
791 : : (define_insn "*mmx_subv2sf3"
792 : 679864 : [(set (match_operand:V2SF 0 "register_operand" "=y,y")
793 : 679864 : (minus:V2SF (match_operand:V2SF 1 "nonimmediate_operand" "0,ym")
794 : 679864 : (match_operand:V2SF 2 "nonimmediate_operand" "ym,0")))
795 : : (unspec [(const_int 0)] UNSPEC_3DNOW)]
796 : 0 : "TARGET_3DNOW && !(MEM_P (operands[0]) && MEM_P (operands[1]))"
797 : : "@
798 : 88876 : pfsub\t{%2, %0|%0, %2}
799 : : pfsubr\t{%1, %0|%0, %1}"
800 : : [(set_attr "type" "mmxadd")
801 : : (set_attr "prefix_extra" "1")
802 : 54466 : (set_attr "mode" "V2SF")])
803 : :
804 : 42 : (define_expand "mmx_mulv2sf3"
805 : 42 : [(parallel
806 : 42 : [(set (match_operand:V2SF 0 "register_operand")
807 : : (mult:V2SF (match_operand:V2SF 1 "nonimmediate_operand")
808 : : (match_operand:V2SF 2 "nonimmediate_operand")))
809 : : (unspec [(const_int 0)] UNSPEC_3DNOW)])]
810 : 42 : "TARGET_3DNOW"
811 : 31769 : "ix86_fixup_binary_operands_no_copy (MULT, V2SFmode, operands);")
812 : 31787 :
813 : 31787 : (define_insn "*mmx_mulv2sf3"
814 : : [(set (match_operand:V2SF 0 "register_operand" "=y")
815 : 15 : (mult:V2SF (match_operand:V2SF 1 "nonimmediate_operand" "%0")
816 : : (match_operand:V2SF 2 "nonimmediate_operand" "ym")))
817 : 27025 : (unspec [(const_int 0)] UNSPEC_3DNOW)]
818 : 78 : "TARGET_3DNOW && ix86_binary_operator_ok (MULT, V2SFmode, operands)"
819 : 9 : "pfmul\t{%2, %0|%0, %2}"
820 : 15 : [(set_attr "type" "mmxmul")
821 : 27025 : (set_attr "prefix_extra" "1")
822 : : (set_attr "mode" "V2SF")])
823 : :
824 : : (define_expand "divv2sf3"
825 : : [(set (match_operand:V2SF 0 "register_operand")
826 : 392308 : (div:V2SF (match_operand:V2SF 1 "register_operand")
827 : 392307 : (match_operand:V2SF 2 "register_operand")))]
828 : 1 : "TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
829 : 71 : {
830 : 668478 : rtx op2 = gen_reg_rtx (V4SFmode);
831 : 668477 : rtx op1 = gen_reg_rtx (V4SFmode);
832 : 564172 : rtx op0 = gen_reg_rtx (V4SFmode);
833 : :
834 : 71 : rtx tmp = gen_rtx_VEC_CONCAT (V4SFmode, operands[2],
835 : : force_reg (V2SFmode, CONST1_RTX (V2SFmode)));
836 : 71 : emit_insn (gen_rtx_SET (op2, tmp));
837 : 71 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
838 : :
839 : 71 : emit_insn (gen_divv4sf3 (op0, op1, op2));
840 : :
841 : 71 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
842 : 71 : DONE;
843 : : })
844 : :
845 : : (define_expand "<code>v2sf3"
846 : : [(set (match_operand:V2SF 0 "register_operand")
847 : : (smaxmin:V2SF
848 : : (match_operand:V2SF 1 "register_operand")
849 : : (match_operand:V2SF 2 "register_operand")))]
850 : : "TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
851 : 155 : {
852 : 155 : rtx op2 = gen_reg_rtx (V4SFmode);
853 : 155 : rtx op1 = gen_reg_rtx (V4SFmode);
854 : 155 : rtx op0 = gen_reg_rtx (V4SFmode);
855 : :
856 : 157 : emit_insn (gen_movq_v2sf_to_sse (op2, operands[2]));
857 : 1966426 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
858 : 1966273 :
859 : 1966428 : emit_insn (gen_<code>v4sf3 (op0, op1, op2));
860 : 2 :
861 : 155 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
862 : 155 : DONE;
863 : : })
864 : :
865 : : (define_expand "mmx_<code>v2sf3"
866 : : [(parallel
867 : : [(set (match_operand:V2SF 0 "register_operand")
868 : 280679 : (smaxmin:V2SF (match_operand:V2SF 1 "nonimmediate_operand")
869 : 280679 : (match_operand:V2SF 2 "nonimmediate_operand")))
870 : 280679 : (unspec [(const_int 0)] UNSPEC_3DNOW)])]
871 : : "TARGET_3DNOW"
872 : 28 : {
873 : 28 : if (!flag_finite_math_only || flag_signed_zeros)
874 : : {
875 : 28 : operands[1] = force_reg (V2SFmode, operands[1]);
876 : 346 : emit_insn (gen_mmx_ieee_<maxmin_float>v2sf3
877 : : (operands[0], operands[1], operands[2]));
878 : 346 : DONE;
879 : 318 : }
880 : 318 : else
881 : 0 : ix86_fixup_binary_operands_no_copy (<CODE>, V2SFmode, operands);
882 : : })
883 : :
884 : : ;; These versions of the min/max patterns are intentionally ignorant of
885 : : ;; their behavior wrt -0.0 and NaN (via the commutative operand mark).
886 : 0 : ;; Since both the tree-level MAX_EXPR and the rtl-level SMAX operator
887 : : ;; are undefined in this condition, we're certain this is correct.
888 : :
889 : : (define_insn "*mmx_<code>v2sf3"
890 : : [(set (match_operand:V2SF 0 "register_operand" "=y")
891 : 0 : (smaxmin:V2SF (match_operand:V2SF 1 "nonimmediate_operand" "%0")
892 : : (match_operand:V2SF 2 "nonimmediate_operand" "ym")))
893 : : (unspec [(const_int 0)] UNSPEC_3DNOW)]
894 : 0 : "TARGET_3DNOW && ix86_binary_operator_ok (<CODE>, V2SFmode, operands)"
895 : : "pf<maxmin_float>\t{%2, %0|%0, %2}"
896 : 8 : [(set_attr "type" "mmxadd")
897 : : (set_attr "prefix_extra" "1")
898 : 8 : (set_attr "mode" "V2SF")])
899 : 8 :
900 : 8 : ;; These versions of the min/max patterns implement exactly the operations
901 : : ;; min = (op1 < op2 ? op1 : op2)
902 : : ;; max = (!(op1 < op2) ? op1 : op2)
903 : 357842 : ;; Their operands are not commutative, and thus they may be used in the
904 : 357842 : ;; presence of -0.0 and NaN.
905 : :
906 : 175474 : (define_insn "mmx_ieee_<ieee_maxmin>v2sf3"
907 : 175474 : [(set (match_operand:V2SF 0 "register_operand" "=y")
908 : : (unspec:V2SF
909 : : [(match_operand:V2SF 1 "register_operand" "0")
910 : : (match_operand:V2SF 2 "nonimmediate_operand" "ym")]
911 : : IEEE_MAXMIN))
912 : : (unspec [(const_int 0)] UNSPEC_3DNOW)]
913 : 63 : "TARGET_3DNOW"
914 : : "pf<ieee_maxmin>\t{%2, %0|%0, %2}"
915 : : [(set_attr "type" "mmxadd")
916 : : (set_attr "prefix_extra" "1")
917 : 8403 : (set_attr "mode" "V2SF")])
918 : 472 :
919 : 8403 : (define_insn "mmx_rcpv2sf2"
920 : : [(set (match_operand:V2SF 0 "register_operand" "=y")
921 : 7931 : (unspec:V2SF [(match_operand:V2SF 1 "nonimmediate_operand" "ym")]
922 : 7931 : UNSPEC_PFRCP))]
923 : 8002 : "TARGET_3DNOW"
924 : 7931 : "pfrcp\t{%1, %0|%0, %1}"
925 : 7931 : [(set_attr "type" "mmx")
926 : : (set_attr "prefix_extra" "1")
927 : 8009 : (set_attr "mode" "V2SF")])
928 : 8009 :
929 : : (define_insn "mmx_rcpit1v2sf3"
930 : 7804 : [(set (match_operand:V2SF 0 "register_operand" "=y")
931 : 7804 : (unspec:V2SF [(match_operand:V2SF 1 "register_operand" "0")
932 : 7804 : (match_operand:V2SF 2 "nonimmediate_operand" "ym")]
933 : 7726 : UNSPEC_PFRCPIT1))]
934 : 7877 : "TARGET_3DNOW"
935 : 7797 : "pfrcpit1\t{%2, %0|%0, %2}"
936 : 7797 : [(set_attr "type" "mmx")
937 : 71 : (set_attr "prefix_extra" "1")
938 : 7820 : (set_attr "mode" "V2SF")])
939 : 7820 :
940 : 7726 : (define_insn "mmx_rcpit2v2sf3"
941 : 7820 : [(set (match_operand:V2SF 0 "register_operand" "=y")
942 : 7726 : (unspec:V2SF [(match_operand:V2SF 1 "register_operand" "0")
943 : 7726 : (match_operand:V2SF 2 "nonimmediate_operand" "ym")]
944 : 7726 : UNSPEC_PFRCPIT2))]
945 : 7806 : "TARGET_3DNOW"
946 : : "pfrcpit2\t{%2, %0|%0, %2}"
947 : 6749 : [(set_attr "type" "mmx")
948 : : (set_attr "prefix_extra" "1")
949 : 872 : (set_attr "mode" "V2SF")])
950 : 872 :
951 : 778 : (define_expand "sqrtv2sf2"
952 : 94 : [(set (match_operand:V2SF 0 "register_operand")
953 : 778 : (sqrt:V2SF (match_operand:V2SF 1 "nonimmediate_operand")))]
954 : : "TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
955 : 8 : {
956 : 8 : rtx op1 = gen_reg_rtx (V4SFmode);
957 : 8 : rtx op0 = gen_reg_rtx (V4SFmode);
958 : :
959 : 8 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
960 : 0 :
961 : 8 : emit_insn (gen_sqrtv4sf2 (op0, op1));
962 : :
963 : 8 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
964 : 8 : DONE;
965 : : })
966 : :
967 : : (define_insn "mmx_rsqrtv2sf2"
968 : : [(set (match_operand:V2SF 0 "register_operand" "=y")
969 : : (unspec:V2SF [(match_operand:V2SF 1 "nonimmediate_operand" "ym")]
970 : : UNSPEC_PFRSQRT))]
971 : 71 : "TARGET_3DNOW"
972 : : "pfrsqrt\t{%1, %0|%0, %1}"
973 : : [(set_attr "type" "mmx")
974 : : (set_attr "prefix_extra" "1")
975 : 2027 : (set_attr "mode" "V2SF")])
976 : 2027 :
977 : 104 : (define_insn "mmx_rsqit1v2sf3"
978 : 210 : [(set (match_operand:V2SF 0 "register_operand" "=y")
979 : 314 : (unspec:V2SF [(match_operand:V2SF 1 "register_operand" "0")
980 : 314 : (match_operand:V2SF 2 "nonimmediate_operand" "ym")]
981 : 104 : UNSPEC_PFRSQIT1))]
982 : 289 : "TARGET_3DNOW"
983 : 209 : "pfrsqit1\t{%2, %0|%0, %2}"
984 : 209 : [(set_attr "type" "mmx")
985 : : (set_attr "prefix_extra" "1")
986 : 114086 : (set_attr "mode" "V2SF")])
987 : 114086 :
988 : 146 : (define_expand "mmx_haddv2sf3"
989 : 4575 : [(set (match_operand:V2SF 0 "register_operand")
990 : 28 : (vec_concat:V2SF
991 : : (plus:SF
992 : : (vec_select:SF
993 : : (match_operand:V2SF 1 "register_operand")
994 : : (parallel [(const_int 0)]))
995 : : (vec_select:SF (match_dup 1) (parallel [(const_int 1)])))
996 : : (plus:SF
997 : : (vec_select:SF
998 : : (match_operand:V2SF 2 "nonimmediate_operand")
999 : : (parallel [(const_int 0)]))
1000 : : (vec_select:SF (match_dup 2) (parallel [(const_int 1)])))))]
1001 : : "TARGET_3DNOW")
1002 : :
1003 : : (define_insn "*mmx_haddv2sf3"
1004 : : [(set (match_operand:V2SF 0 "register_operand" "=y")
1005 : : (vec_concat:V2SF
1006 : : (plus:SF
1007 : : (vec_select:SF
1008 : : (match_operand:V2SF 1 "register_operand" "0")
1009 : : (parallel [(match_operand:SI 3 "const_0_to_1_operand")]))
1010 : : (vec_select:SF (match_dup 1)
1011 : : (parallel [(match_operand:SI 4 "const_0_to_1_operand")])))
1012 : : (plus:SF
1013 : : (vec_select:SF
1014 : : (match_operand:V2SF 2 "nonimmediate_operand" "ym")
1015 : : (parallel [(match_operand:SI 5 "const_0_to_1_operand")]))
1016 : : (vec_select:SF (match_dup 2)
1017 : : (parallel [(match_operand:SI 6 "const_0_to_1_operand")])))))]
1018 : 79 : "TARGET_3DNOW
1019 : 79 : && INTVAL (operands[3]) != INTVAL (operands[4])
1020 : 79 : && INTVAL (operands[5]) != INTVAL (operands[6])"
1021 : 0 : "pfacc\t{%2, %0|%0, %2}"
1022 : : [(set_attr "type" "mmxadd")
1023 : : (set_attr "prefix_extra" "1")
1024 : 1663 : (set_attr "mode" "V2SF")])
1025 : 1663 :
1026 : : (define_insn_and_split "*mmx_haddv2sf3_low"
1027 : 173 : [(set (match_operand:SF 0 "register_operand")
1028 : 1836 : (plus:SF
1029 : 1490 : (vec_select:SF
1030 : 173 : (match_operand:V2SF 1 "nonimmediate_operand")
1031 : 173 : (parallel [(match_operand:SI 2 "const_0_to_1_operand")]))
1032 : 173 : (vec_select:SF
1033 : 173 : (match_dup 1)
1034 : : (parallel [(match_operand:SI 3 "const_0_to_1_operand")]))))]
1035 : 162 : "TARGET_SSE3 && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math
1036 : 162 : && INTVAL (operands[2]) != INTVAL (operands[3])
1037 : 3 : && ix86_pre_reload_split ()"
1038 : 177 : "#"
1039 : 159 : "&& 1"
1040 : 213 : [(const_int 0)]
1041 : 101 : {
1042 : 259 : rtx op1 = gen_reg_rtx (V4SFmode);
1043 : 648 : rtx op0 = gen_reg_rtx (V4SFmode);
1044 : 727 :
1045 : 200 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1046 : 30 :
1047 : 46 : emit_insn (gen_sse3_haddv4sf3 (op0, op1, op1));
1048 : 80 :
1049 : 81 : emit_move_insn (operands[0], lowpart_subreg (SFmode, op0, V4SFmode));
1050 : 81 : DONE;
1051 : 80 : })
1052 : :
1053 : 80 : (define_insn "mmx_hsubv2sf3"
1054 : 80 : [(set (match_operand:V2SF 0 "register_operand" "=y")
1055 : 80 : (vec_concat:V2SF
1056 : 80 : (minus:SF
1057 : : (vec_select:SF
1058 : : (match_operand:V2SF 1 "register_operand" "0")
1059 : : (parallel [(const_int 0)]))
1060 : : (vec_select:SF (match_dup 1) (parallel [(const_int 1)])))
1061 : : (minus:SF
1062 : 478 : (vec_select:SF
1063 : : (match_operand:V2SF 2 "nonimmediate_operand" "ym")
1064 : 478 : (parallel [(const_int 0)]))
1065 : 478 : (vec_select:SF (match_dup 2) (parallel [(const_int 1)])))))]
1066 : 558 : "TARGET_3DNOW_A"
1067 : : "pfnacc\t{%2, %0|%0, %2}"
1068 : : [(set_attr "type" "mmxadd")
1069 : : (set_attr "prefix_extra" "1")
1070 : 79 : (set_attr "mode" "V2SF")])
1071 : 79 :
1072 : 79 : (define_insn_and_split "*mmx_hsubv2sf3_low"
1073 : 79 : [(set (match_operand:SF 0 "register_operand")
1074 : : (minus:SF
1075 : 79 : (vec_select:SF
1076 : 79 : (match_operand:V2SF 1 "register_operand")
1077 : 79 : (parallel [(const_int 0)]))
1078 : : (vec_select:SF
1079 : 79 : (match_dup 1)
1080 : 79 : (parallel [(const_int 1)]))))]
1081 : 82 : "TARGET_SSE3 && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math
1082 : 3 : && ix86_pre_reload_split ()"
1083 : 79 : "#"
1084 : 79 : "&& 1"
1085 : 79 : [(const_int 0)]
1086 : 11 : {
1087 : 89 : rtx op1 = gen_reg_rtx (V4SFmode);
1088 : 374 : rtx op0 = gen_reg_rtx (V4SFmode);
1089 : 373 :
1090 : 10 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1091 : 109 :
1092 : 125 : emit_insn (gen_sse3_hsubv4sf3 (op0, op1, op1));
1093 : 79 :
1094 : 1 : emit_move_insn (operands[0], lowpart_subreg (SFmode, op0, V4SFmode));
1095 : 80 : DONE;
1096 : 79 : })
1097 : 79 :
1098 : : (define_expand "mmx_haddsubv2sf3"
1099 : 79 : [(set (match_operand:V2SF 0 "register_operand")
1100 : 79 : (vec_concat:V2SF
1101 : 79 : (minus:SF
1102 : : (vec_select:SF
1103 : : (match_operand:V2SF 1 "register_operand")
1104 : : (parallel [(const_int 0)]))
1105 : : (vec_select:SF (match_dup 1) (parallel [(const_int 1)])))
1106 : : (plus:SF
1107 : 14 : (vec_select:SF
1108 : : (match_operand:V2SF 2 "nonimmediate_operand")
1109 : 14 : (parallel [(const_int 0)]))
1110 : 14 : (vec_select:SF (match_dup 2) (parallel [(const_int 1)])))))]
1111 : 14 : "TARGET_3DNOW_A")
1112 : :
1113 : : (define_insn "*mmx_haddsubv2sf3"
1114 : : [(set (match_operand:V2SF 0 "register_operand" "=y")
1115 : : (vec_concat:V2SF
1116 : : (minus:SF
1117 : : (vec_select:SF
1118 : : (match_operand:V2SF 1 "register_operand" "0")
1119 : : (parallel [(const_int 0)]))
1120 : : (vec_select:SF (match_dup 1) (parallel [(const_int 1)])))
1121 : : (plus:SF
1122 : : (vec_select:SF
1123 : : (match_operand:V2SF 2 "nonimmediate_operand" "ym")
1124 : : (parallel [(match_operand:SI 3 "const_0_to_1_operand")]))
1125 : : (vec_select:SF
1126 : : (match_dup 2)
1127 : : (parallel [(match_operand:SI 4 "const_0_to_1_operand")])))))]
1128 : 79 : "TARGET_3DNOW_A
1129 : 79 : && INTVAL (operands[3]) != INTVAL (operands[4])"
1130 : : "pfpnacc\t{%2, %0|%0, %2}"
1131 : : [(set_attr "type" "mmxadd")
1132 : : (set_attr "prefix_extra" "1")
1133 : : (set_attr "mode" "V2SF")])
1134 : :
1135 : : (define_expand "vec_addsubv2sf3"
1136 : : [(set (match_operand:V2SF 0 "register_operand")
1137 : 3274561 : (vec_merge:V2SF
1138 : 3274561 : (minus:V2SF
1139 : 3274561 : (match_operand:V2SF 1 "nonimmediate_operand")
1140 : 3274561 : (match_operand:V2SF 2 "nonimmediate_operand"))
1141 : 3274561 : (plus:V2SF (match_dup 1) (match_dup 2))
1142 : 3274561 : (const_int 1)))]
1143 : 3274561 : "TARGET_SSE3 && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1144 : 317 : {
1145 : 97907 : rtx op2 = gen_reg_rtx (V4SFmode);
1146 : 97907 : rtx op1 = gen_reg_rtx (V4SFmode);
1147 : 93656 : rtx op0 = gen_reg_rtx (V4SFmode);
1148 : 190929 :
1149 : 8184 : emit_insn (gen_movq_v2sf_to_sse (op2, operands[2]));
1150 : 90040 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1151 : :
1152 : 84391 : emit_insn (gen_vec_addsubv4sf3 (op0, op1, op2));
1153 : :
1154 : 317 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1155 : 317 : DONE;
1156 : : })
1157 : :
1158 : : (define_expand "vec_fmaddsubv2sf4"
1159 : : [(match_operand:V2SF 0 "register_operand")
1160 : : (match_operand:V2SF 1 "nonimmediate_operand")
1161 : : (match_operand:V2SF 2 "nonimmediate_operand")
1162 : : (match_operand:V2SF 3 "nonimmediate_operand")]
1163 : : "(TARGET_FMA || TARGET_FMA4 || TARGET_AVX512VL)
1164 : : && TARGET_MMX_WITH_SSE
1165 : : && ix86_partial_vec_fp_math"
1166 : 2 : {
1167 : 2 : rtx op3 = gen_reg_rtx (V4SFmode);
1168 : 2 : rtx op2 = gen_reg_rtx (V4SFmode);
1169 : 2 : rtx op1 = gen_reg_rtx (V4SFmode);
1170 : 4 : rtx op0 = gen_reg_rtx (V4SFmode);
1171 : :
1172 : 4 : emit_insn (gen_movq_v2sf_to_sse (op3, operands[3]));
1173 : 4 : emit_insn (gen_movq_v2sf_to_sse (op2, operands[2]));
1174 : 4 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1175 : :
1176 : 2 : emit_insn (gen_vec_fmaddsubv4sf4 (op0, op1, op2, op3));
1177 : :
1178 : 2 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1179 : 2 : DONE;
1180 : : })
1181 : :
1182 : : (define_expand "vec_fmsubaddv2sf4"
1183 : : [(match_operand:V2SF 0 "register_operand")
1184 : : (match_operand:V2SF 1 "nonimmediate_operand")
1185 : : (match_operand:V2SF 2 "nonimmediate_operand")
1186 : : (match_operand:V2SF 3 "nonimmediate_operand")]
1187 : : "(TARGET_FMA || TARGET_FMA4 || TARGET_AVX512VL)
1188 : : && TARGET_MMX_WITH_SSE
1189 : : && ix86_partial_vec_fp_math"
1190 : 1 : {
1191 : 1 : rtx op3 = gen_reg_rtx (V4SFmode);
1192 : 1 : rtx op2 = gen_reg_rtx (V4SFmode);
1193 : 389 : rtx op1 = gen_reg_rtx (V4SFmode);
1194 : 1 : rtx op0 = gen_reg_rtx (V4SFmode);
1195 : 388 :
1196 : 389 : emit_insn (gen_movq_v2sf_to_sse (op3, operands[3]));
1197 : 389 : emit_insn (gen_movq_v2sf_to_sse (op2, operands[2]));
1198 : 1 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1199 : :
1200 : 1 : emit_insn (gen_vec_fmsubaddv4sf4 (op0, op1, op2, op3));
1201 : :
1202 : 1 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1203 : 1 : DONE;
1204 : : })
1205 : :
1206 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1207 : : ;;
1208 : : ;; Parallel single-precision floating point comparisons
1209 : : ;;
1210 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1211 : :
1212 : : (define_expand "mmx_eqv2sf3"
1213 : : [(parallel
1214 : : [(set (match_operand:V2SI 0 "register_operand")
1215 : : (eq:V2SI (match_operand:V2SF 1 "nonimmediate_operand")
1216 : : (match_operand:V2SF 2 "nonimmediate_operand")))
1217 : 1 : (unspec [(const_int 0)] UNSPEC_3DNOW)])]
1218 : : "TARGET_3DNOW"
1219 : 15 : "ix86_fixup_binary_operands_no_copy (EQ, V2SFmode, operands);")
1220 : 1 :
1221 : 1 : (define_insn "*mmx_eqv2sf3"
1222 : : [(set (match_operand:V2SI 0 "register_operand" "=y")
1223 : 14 : (eq:V2SI (match_operand:V2SF 1 "nonimmediate_operand" "%0")
1224 : : (match_operand:V2SF 2 "nonimmediate_operand" "ym")))
1225 : : (unspec [(const_int 0)] UNSPEC_3DNOW)]
1226 : 70 : "TARGET_3DNOW && ix86_binary_operator_ok (EQ, V2SFmode, operands)"
1227 : 0 : "pfcmpeq\t{%2, %0|%0, %2}"
1228 : 14 : [(set_attr "type" "mmxcmp")
1229 : : (set_attr "prefix_extra" "1")
1230 : : (set_attr "mode" "V2SF")])
1231 : :
1232 : : (define_insn "mmx_gtv2sf3"
1233 : 100 : [(set (match_operand:V2SI 0 "register_operand" "=y")
1234 : : (gt:V2SI (match_operand:V2SF 1 "register_operand" "0")
1235 : 100 : (match_operand:V2SF 2 "nonimmediate_operand" "ym")))
1236 : 325 : (unspec [(const_int 0)] UNSPEC_3DNOW)]
1237 : 170 : "TARGET_3DNOW"
1238 : : "pfcmpgt\t{%2, %0|%0, %2}"
1239 : : [(set_attr "type" "mmxcmp")
1240 : 225 : (set_attr "prefix_extra" "1")
1241 : 41434 : (set_attr "mode" "V2SF")])
1242 : 41434 :
1243 : 41434 : (define_insn "mmx_gev2sf3"
1244 : 225 : [(set (match_operand:V2SI 0 "register_operand" "=y")
1245 : 225 : (ge:V2SI (match_operand:V2SF 1 "register_operand" "0")
1246 : 225 : (match_operand:V2SF 2 "nonimmediate_operand" "ym")))
1247 : 225 : (unspec [(const_int 0)] UNSPEC_3DNOW)]
1248 : 295 : "TARGET_3DNOW"
1249 : 225 : "pfcmpge\t{%2, %0|%0, %2}"
1250 : 225 : [(set_attr "type" "mmxcmp")
1251 : : (set_attr "prefix_extra" "1")
1252 : 216 : (set_attr "mode" "V2SF")])
1253 : 216 :
1254 : : (define_expand "vec_cmpv2sfv2si"
1255 : 641559 : [(set (match_operand:V2SI 0 "register_operand")
1256 : 641559 : (match_operator:V2SI 1 ""
1257 : : [(match_operand:V2SF 2 "nonimmediate_operand")
1258 : 11 : (match_operand:V2SF 3 "nonimmediate_operand")]))]
1259 : 11 : "TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1260 : 104 : {
1261 : 104 : rtx ops[4];
1262 : 104 : ops[3] = gen_reg_rtx (V4SFmode);
1263 : 104 : ops[2] = gen_reg_rtx (V4SFmode);
1264 : 104 : ops[1] = gen_rtx_fmt_ee (GET_CODE (operands[1]), V4SImode, ops[2], ops[3]);
1265 : 104 : ops[0] = gen_reg_rtx (V4SImode);
1266 : :
1267 : 104 : emit_insn (gen_movq_v2sf_to_sse (ops[3], operands[3]));
1268 : 104 : emit_insn (gen_movq_v2sf_to_sse (ops[2], operands[2]));
1269 : :
1270 : 104 : bool ok = ix86_expand_fp_vec_cmp (ops);
1271 : 104 : gcc_assert (ok);
1272 : :
1273 : 104 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, ops[0], V4SImode));
1274 : 104 : DONE;
1275 : : })
1276 : :
1277 : : (define_insn "@sse4_1_insertps_<mode>"
1278 : : [(set (match_operand:V2FI 0 "register_operand" "=Yr,*x,v")
1279 : : (unspec:V2FI
1280 : : [(match_operand:V2FI 2 "nonimmediate_operand" "Yrjm,*xjm,vm")
1281 : : (match_operand:V2FI 1 "register_operand" "0,0,v")
1282 : : (match_operand:SI 3 "const_0_to_255_operand")]
1283 : : UNSPEC_INSERTPS))]
1284 : 3479 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
1285 : 371 : {
1286 : 371 : if (MEM_P (operands[2]))
1287 : : {
1288 : 0 : unsigned count_s = INTVAL (operands[3]) >> 6;
1289 : 91 : if (count_s)
1290 : 0 : operands[3] = GEN_INT (INTVAL (operands[3]) & 0x3f);
1291 : 91 : operands[2] = adjust_address_nv (operands[2],
1292 : 42602 : <mmxscalarmode>mode, count_s * 4);
1293 : 42693 : }
1294 : 42973 : switch (which_alternative)
1295 : 42602 : {
1296 : 42602 : case 0:
1297 : 42602 : case 1:
1298 : 42602 : return "insertps\t{%3, %2, %0|%0, %2, %3}";
1299 : 42973 : case 2:
1300 : 42973 : return "vinsertps\t{%3, %2, %1, %0|%0, %1, %2, %3}";
1301 : 42602 : default:
1302 : 0 : gcc_unreachable ();
1303 : 39550 : }
1304 : : }
1305 : 345 : [(set_attr "isa" "noavx,noavx,avx")
1306 : 345 : (set_attr "addr" "gpr16,gpr16,*")
1307 : : (set_attr "type" "sselog")
1308 : 642 : (set_attr "prefix_data16" "1,1,*")
1309 : : (set_attr "prefix_extra" "1")
1310 : : (set_attr "length_immediate" "1")
1311 : : (set_attr "prefix" "orig,orig,maybe_evex")
1312 : : (set_attr "mode" "V4SF")])
1313 : :
1314 : : (define_insn "*mmx_blendps"
1315 : : [(set (match_operand:V2SF 0 "register_operand" "=Yr,*x,x")
1316 : : (vec_merge:V2SF
1317 : : (match_operand:V2SF 2 "register_operand" "Yr,*x,x")
1318 : : (match_operand:V2SF 1 "register_operand" "0,0,x")
1319 : : (match_operand:SI 3 "const_0_to_3_operand")))]
1320 : 2064 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
1321 : : "@
1322 : : blendps\t{%3, %2, %0|%0, %2, %3}
1323 : : blendps\t{%3, %2, %0|%0, %2, %3}
1324 : 3 : vblendps\t{%3, %2, %1, %0|%0, %1, %2, %3}"
1325 : 3 : [(set_attr "isa" "noavx,noavx,avx")
1326 : : (set_attr "type" "ssemov")
1327 : 3 : (set_attr "length_immediate" "1")
1328 : : (set_attr "prefix_data16" "1,1,*")
1329 : : (set_attr "prefix_extra" "1")
1330 : : (set_attr "prefix" "orig,orig,vex")
1331 : : (set_attr "mode" "V4SF")])
1332 : :
1333 : : (define_insn "mmx_blendvps"
1334 : : [(set (match_operand:V2SF 0 "register_operand" "=Yr,*x,x")
1335 : : (unspec:V2SF
1336 : : [(match_operand:V2SF 1 "register_operand" "0,0,x")
1337 : : (match_operand:V2SF 2 "register_operand" "Yr,*x,x")
1338 : : (match_operand:V2SF 3 "register_operand" "Yz,Yz,x")]
1339 : : UNSPEC_BLENDV))]
1340 : 18 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
1341 : : "@
1342 : : blendvps\t{%3, %2, %0|%0, %2, %3}
1343 : : blendvps\t{%3, %2, %0|%0, %2, %3}
1344 : 3451 : vblendvps\t{%3, %2, %1, %0|%0, %1, %2, %3}"
1345 : 3451 : [(set_attr "isa" "noavx,noavx,avx")
1346 : : (set_attr "type" "ssemov")
1347 : 3451 : (set_attr "length_immediate" "1")
1348 : : (set_attr "prefix_data16" "1,1,*")
1349 : : (set_attr "prefix_extra" "1")
1350 : : (set_attr "prefix" "orig,orig,vex")
1351 : : (set_attr "btver2_decode" "vector")
1352 : : (set_attr "mode" "V4SF")])
1353 : :
1354 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1355 : : ;;
1356 : : ;; Parallel single-precision floating point logical operations
1357 : : ;;
1358 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1359 : :
1360 : : (define_insn "*mmx_andnotv2sf3"
1361 : : [(set (match_operand:V2SF 0 "register_operand" "=x,x")
1362 : : (and:V2SF
1363 : : (not:V2SF
1364 : : (match_operand:V2SF 1 "register_operand" "0,x"))
1365 : : (match_operand:V2SF 2 "register_operand" "x,x")))]
1366 : 226 : "TARGET_MMX_WITH_SSE"
1367 : : "@
1368 : : andnps\t{%2, %0|%0, %2}
1369 : : vandnps\t{%2, %1, %0|%0, %1, %2}"
1370 : 0 : [(set_attr "isa" "noavx,avx")
1371 : 0 : (set_attr "type" "sselog")
1372 : : (set_attr "prefix" "orig,vex")
1373 : 0 : (set_attr "mode" "V4SF")])
1374 : :
1375 : : (define_insn "<code>v2sf3"
1376 : : [(set (match_operand:V2SF 0 "register_operand" "=x,x")
1377 : : (any_logic:V2SF
1378 : : (match_operand:V2SF 1 "register_operand" "%0,x")
1379 : : (match_operand:V2SF 2 "register_operand" "x,x")))]
1380 : 605 : "TARGET_MMX_WITH_SSE"
1381 : : "@
1382 : : <logic>ps\t{%2, %0|%0, %2}
1383 : : v<logic>ps\t{%2, %1, %0|%0, %1, %2}"
1384 : 2 : [(set_attr "isa" "noavx,avx")
1385 : 2 : (set_attr "type" "sselog")
1386 : 1 : (set_attr "prefix" "orig,vex")
1387 : : (set_attr "mode" "V4SF")])
1388 : 1 :
1389 : : (define_expand "copysignv2sf3"
1390 : : [(set (match_dup 4)
1391 : : (and:V2SF
1392 : : (not:V2SF (match_dup 3))
1393 : : (match_operand:V2SF 1 "register_operand")))
1394 : : (set (match_dup 5)
1395 : : (and:V2SF (match_dup 3)
1396 : : (match_operand:V2SF 2 "register_operand")))
1397 : : (set (match_operand:V2SF 0 "register_operand")
1398 : : (ior:V2SF (match_dup 4) (match_dup 5)))]
1399 : : "TARGET_MMX_WITH_SSE"
1400 : 7 : {
1401 : 7 : operands[3] = ix86_build_signbit_mask (V2SFmode, true, false);
1402 : :
1403 : 7 : operands[4] = gen_reg_rtx (V2SFmode);
1404 : 7 : operands[5] = gen_reg_rtx (V2SFmode);
1405 : : })
1406 : :
1407 : : (define_expand "xorsignv2sf3"
1408 : : [(set (match_dup 4)
1409 : 7 : (and:V2SF (match_dup 3)
1410 : : (match_operand:V2SF 2 "register_operand")))
1411 : : (set (match_operand:V2SF 0 "register_operand")
1412 : : (xor:V2SF (match_dup 4)
1413 : : (match_operand:V2SF 1 "register_operand")))]
1414 : : "TARGET_MMX_WITH_SSE"
1415 : 8 : {
1416 : 1 : operands[3] = ix86_build_signbit_mask (V2SFmode, true, false);
1417 : :
1418 : 1 : operands[4] = gen_reg_rtx (V2SFmode);
1419 : : })
1420 : :
1421 : 123 : (define_expand "signbitv2sf2"
1422 : : [(set (match_operand:V2SI 0 "register_operand")
1423 : 124 : (lshiftrt:V2SI
1424 : 0 : (subreg:V2SI
1425 : 123 : (match_operand:V2SF 1 "register_operand") 0)
1426 : : (match_dup 2)))]
1427 : : "TARGET_MMX_WITH_SSE"
1428 : 2 : {
1429 : 1 : operands[1] = force_reg (V2SFmode, operands[1]);
1430 : 1 : operands[2] = GEN_INT (GET_MODE_UNIT_BITSIZE (V2SFmode)-1);
1431 : : })
1432 : :
1433 : 1 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1434 : : ;;
1435 : 2 : ;; Parallel single-precision FMA multiply/accumulate instructions.
1436 : 1 : ;;
1437 : 1 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1438 : :
1439 : 1 : (define_expand "fmav2sf4"
1440 : : [(set (match_operand:V2SF 0 "register_operand")
1441 : : (fma:V2SF
1442 : : (match_operand:V2SF 1 "nonimmediate_operand")
1443 : : (match_operand:V2SF 2 "nonimmediate_operand")
1444 : 73 : (match_operand:V2SF 3 "nonimmediate_operand")))]
1445 : : "(TARGET_FMA || TARGET_FMA4 || TARGET_AVX512VL)
1446 : 73 : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1447 : 551 : {
1448 : 551 : rtx op3 = gen_reg_rtx (V4SFmode);
1449 : 478 : rtx op2 = gen_reg_rtx (V4SFmode);
1450 : 478 : rtx op1 = gen_reg_rtx (V4SFmode);
1451 : 478 : rtx op0 = gen_reg_rtx (V4SFmode);
1452 : :
1453 : 478 : emit_insn (gen_movq_v2sf_to_sse (op3, operands[3]));
1454 : 478 : emit_insn (gen_movq_v2sf_to_sse (op2, operands[2]));
1455 : 478 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1456 : :
1457 : 478 : emit_insn (gen_fmav4sf4 (op0, op1, op2, op3));
1458 : :
1459 : 478 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1460 : 478 : DONE;
1461 : : })
1462 : :
1463 : : (define_expand "fmsv2sf4"
1464 : : [(set (match_operand:V2SF 0 "register_operand")
1465 : : (fma:V2SF
1466 : : (match_operand:V2SF 1 "nonimmediate_operand")
1467 : : (match_operand:V2SF 2 "nonimmediate_operand")
1468 : : (neg:V2SF
1469 : : (match_operand:V2SF 3 "nonimmediate_operand"))))]
1470 : : "(TARGET_FMA || TARGET_FMA4 || TARGET_AVX512VL)
1471 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1472 : 14 : {
1473 : 14 : rtx op3 = gen_reg_rtx (V4SFmode);
1474 : 29 : rtx op2 = gen_reg_rtx (V4SFmode);
1475 : 14 : rtx op1 = gen_reg_rtx (V4SFmode);
1476 : 29 : rtx op0 = gen_reg_rtx (V4SFmode);
1477 : 15 :
1478 : 29 : emit_insn (gen_movq_v2sf_to_sse (op3, operands[3]));
1479 : 14 : emit_insn (gen_movq_v2sf_to_sse (op2, operands[2]));
1480 : 14 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1481 : :
1482 : 14 : emit_insn (gen_fmsv4sf4 (op0, op1, op2, op3));
1483 : :
1484 : 14 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1485 : 14 : DONE;
1486 : : })
1487 : :
1488 : : (define_expand "fnmav2sf4"
1489 : : [(set (match_operand:V2SF 0 "register_operand")
1490 : : (fma:V2SF
1491 : : (neg:V2SF
1492 : : (match_operand:V2SF 1 "nonimmediate_operand"))
1493 : : (match_operand:V2SF 2 "nonimmediate_operand")
1494 : : (match_operand:V2SF 3 "nonimmediate_operand")))]
1495 : : "(TARGET_FMA || TARGET_FMA4 || TARGET_AVX512VL)
1496 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1497 : 100 : {
1498 : 100 : rtx op3 = gen_reg_rtx (V4SFmode);
1499 : 100 : rtx op2 = gen_reg_rtx (V4SFmode);
1500 : 558 : rtx op1 = gen_reg_rtx (V4SFmode);
1501 : 100 : rtx op0 = gen_reg_rtx (V4SFmode);
1502 : 458 :
1503 : 100 : emit_insn (gen_movq_v2sf_to_sse (op3, operands[3]));
1504 : 558 : emit_insn (gen_movq_v2sf_to_sse (op2, operands[2]));
1505 : 100 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1506 : :
1507 : 100 : emit_insn (gen_fnmav4sf4 (op0, op1, op2, op3));
1508 : :
1509 : 100 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1510 : 100 : DONE;
1511 : : })
1512 : :
1513 : : (define_expand "fnmsv2sf4"
1514 : : [(set (match_operand:V2SF 0 "register_operand" "=v,v,x")
1515 : : (fma:V2SF
1516 : : (neg:V2SF
1517 : : (match_operand:V2SF 1 "nonimmediate_operand"))
1518 : : (match_operand:V2SF 2 "nonimmediate_operand")
1519 : : (neg:V2SF
1520 : : (match_operand:V2SF 3 "nonimmediate_operand"))))]
1521 : : "(TARGET_FMA || TARGET_FMA4 || TARGET_AVX512VL)
1522 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1523 : 2 : {
1524 : 3 : rtx op3 = gen_reg_rtx (V4SFmode);
1525 : 2 : rtx op2 = gen_reg_rtx (V4SFmode);
1526 : 3 : rtx op1 = gen_reg_rtx (V4SFmode);
1527 : 3 : rtx op0 = gen_reg_rtx (V4SFmode);
1528 : 1 :
1529 : 2 : emit_insn (gen_movq_v2sf_to_sse (op3, operands[3]));
1530 : 2 : emit_insn (gen_movq_v2sf_to_sse (op2, operands[2]));
1531 : 2 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1532 : :
1533 : 2 : emit_insn (gen_fnmsv4sf4 (op0, op1, op2, op3));
1534 : :
1535 : 2 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1536 : 2 : DONE;
1537 : : })
1538 : :
1539 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1540 : : ;;
1541 : : ;; Parallel single-precision floating point conversion operations
1542 : : ;;
1543 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1544 : :
1545 : : (define_expand "fix_truncv2sfv2si2"
1546 : : [(set (match_operand:V2SI 0 "register_operand")
1547 : : (fix:V2SI (match_operand:V2SF 1 "nonimmediate_operand")))]
1548 : : "TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1549 : 73 : {
1550 : 73 : rtx op1 = gen_reg_rtx (V4SFmode);
1551 : 74 : rtx op0 = gen_reg_rtx (V4SImode);
1552 : :
1553 : 74 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1554 : 1 :
1555 : 74 : emit_insn (gen_fix_truncv4sfv4si2 (op0, op1));
1556 : :
1557 : 73 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
1558 : 73 : DONE;
1559 : : })
1560 : :
1561 : : (define_expand "fixuns_truncv2sfv2si2"
1562 : : [(set (match_operand:V2SI 0 "register_operand")
1563 : : (unsigned_fix:V2SI (match_operand:V2SF 1 "nonimmediate_operand")))]
1564 : : "TARGET_AVX512VL && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1565 : 1 : {
1566 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
1567 : 1 : rtx op0 = gen_reg_rtx (V4SImode);
1568 : :
1569 : 1 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1570 : :
1571 : 1097 : emit_insn (gen_fixuns_truncv4sfv4si2 (op0, op1));
1572 : :
1573 : 1097 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
1574 : 1097 : DONE;
1575 : 1096 : })
1576 : :
1577 : : (define_insn "mmx_fix_truncv2sfv2si2"
1578 : : [(set (match_operand:V2SI 0 "register_operand" "=y")
1579 : : (fix:V2SI (match_operand:V2SF 1 "nonimmediate_operand" "ym")))
1580 : : (unspec [(const_int 0)] UNSPEC_3DNOW)]
1581 : 54 : "TARGET_3DNOW"
1582 : : "pf2id\t{%1, %0|%0, %1}"
1583 : : [(set_attr "type" "mmxcvt")
1584 : : (set_attr "prefix_extra" "1")
1585 : : (set_attr "mode" "V2SF")])
1586 : :
1587 : 1862 : (define_expand "floatv2siv2sf2"
1588 : : [(set (match_operand:V2SF 0 "register_operand")
1589 : 1862 : (float:V2SF (match_operand:V2SI 1 "nonimmediate_operand")))]
1590 : 1862 : "TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1591 : 314536 : {
1592 : 388 : rtx op1 = gen_reg_rtx (V4SImode);
1593 : 388 : rtx op0 = gen_reg_rtx (V4SFmode);
1594 : :
1595 : 312674 : emit_insn (gen_movq_v2si_to_sse (op1, operands[1]));
1596 : 312286 :
1597 : 312674 : emit_insn (gen_floatv4siv4sf2 (op0, op1));
1598 : 312286 :
1599 : 312674 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1600 : 312674 : DONE;
1601 : 312286 : })
1602 : :
1603 : 69563 : (define_expand "floatunsv2siv2sf2"
1604 : 69563 : [(set (match_operand:V2SF 0 "register_operand")
1605 : : (unsigned_float:V2SF (match_operand:V2SI 1 "nonimmediate_operand")))]
1606 : 69204 : "TARGET_AVX512VL && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1607 : 69205 : {
1608 : 69205 : rtx op1 = gen_reg_rtx (V4SImode);
1609 : 69205 : rtx op0 = gen_reg_rtx (V4SFmode);
1610 : 69204 :
1611 : 1 : emit_insn (gen_movq_v2si_to_sse (op1, operands[1]));
1612 : 68824 :
1613 : 68826 : emit_insn (gen_floatunsv4siv4sf2 (op0, op1));
1614 : :
1615 : 347 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1616 : 686 : DONE;
1617 : 1 : })
1618 : :
1619 : : (define_insn "mmx_floatv2siv2sf2"
1620 : : [(set (match_operand:V2SF 0 "register_operand" "=y")
1621 : : (float:V2SF (match_operand:V2SI 1 "nonimmediate_operand" "ym")))
1622 : : (unspec [(const_int 0)] UNSPEC_3DNOW)]
1623 : 66 : "TARGET_3DNOW"
1624 : : "pi2fd\t{%1, %0|%0, %1}"
1625 : : [(set_attr "type" "mmxcvt")
1626 : : (set_attr "prefix_extra" "1")
1627 : : (set_attr "mode" "V2SF")])
1628 : :
1629 : 1 : (define_insn "mmx_pf2iw"
1630 : : [(set (match_operand:V2SI 0 "register_operand" "=y")
1631 : 1 : (sign_extend:V2SI
1632 : 1 : (ss_truncate:V2HI
1633 : 62443351 : (fix:V2SI
1634 : : (match_operand:V2SF 1 "nonimmediate_operand" "ym")))))]
1635 : 70 : "TARGET_3DNOW_A"
1636 : : "pf2iw\t{%1, %0|%0, %1}"
1637 : 62443350 : [(set_attr "type" "mmxcvt")
1638 : 62443350 : (set_attr "prefix_extra" "1")
1639 : 62477035 : (set_attr "mode" "V2SF")])
1640 : 62477035 :
1641 : 33685 : (define_insn "mmx_pi2fw"
1642 : 61303219 : [(set (match_operand:V2SF 0 "register_operand" "=y")
1643 : 61336904 : (float:V2SF
1644 : 61336904 : (sign_extend:V2SI
1645 : 61336904 : (truncate:V2HI
1646 : : (match_operand:V2SI 1 "nonimmediate_operand" "ym")))))]
1647 : 61306470 : "TARGET_3DNOW_A"
1648 : 61306404 : "pi2fw\t{%1, %0|%0, %1}"
1649 : 61307181 : [(set_attr "type" "mmxcvt")
1650 : : (set_attr "prefix_extra" "1")
1651 : 61295982 : (set_attr "mode" "V2SF")])
1652 : :
1653 : 38374984 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1654 : 38374984 : ;;
1655 : : ;; Parallel single-precision floating point element swizzling
1656 : 38373585 : ;;
1657 : 38980196 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1658 : 38373585 :
1659 : 38373585 : (define_insn "mmx_pswapdv2sf2"
1660 : 11057 : [(set (match_operand:V2SF 0 "register_operand" "=y,x,Yv")
1661 : 38969139 : (vec_select:V2SF
1662 : 76950866 : (match_operand:V2SF 1 "register_mmxmem_operand" "ym,0,Yv")
1663 : 606611 : (parallel [(const_int 1) (const_int 0)])))]
1664 : 615567 : "TARGET_3DNOW_A || TARGET_MMX_WITH_SSE"
1665 : 606611 : "@
1666 : 606611 : pswapd\t{%1, %0|%0, %1}
1667 : 606611 : shufps\t{$0xe1, %1, %0|%0, %1, 0xe1}
1668 : 4646 : vshufps\t{$0xe1, %1, %1, %0|%0, %1, %1, 0xe1}"
1669 : 9115 : [(set_attr "isa" "*,sse_noavx,avx")
1670 : 9115 : (set_attr "mmx_isa" "native,*,*")
1671 : : (set_attr "type" "mmxcvt,ssemov,ssemov")
1672 : 4469 : (set_attr "prefix_extra" "1,*,*")
1673 : 4469 : (set_attr "mode" "V2SF,V4SF,V4SF")])
1674 : 4469 :
1675 : 4469 : (define_insn "*mmx_movshdup"
1676 : 4469 : [(set (match_operand:V2SF 0 "register_operand" "=v,x")
1677 : 4469 : (vec_select:V2SF
1678 : 4469 : (match_operand:V2SF 1 "register_operand" "v,0")
1679 : : (parallel [(const_int 1) (const_int 1)])))]
1680 : 4708 : "TARGET_MMX_WITH_SSE"
1681 : 263 : "@
1682 : : %vmovshdup\t{%1, %0|%0, %1}
1683 : 378 : shufps\t{$0xe5, %0, %0|%0, %0, 0xe5}"
1684 : : [(set_attr "isa" "sse3,*")
1685 : : (set_attr "type" "sse,sseshuf1")
1686 : : (set_attr "length_immediate" "*,1")
1687 : : (set_attr "prefix_rep" "1,*")
1688 : : (set_attr "prefix" "maybe_vex,orig")
1689 : : (set_attr "mode" "V4SF")])
1690 : 5272 :
1691 : 5272 : (define_insn "*mmx_movsldup"
1692 : : [(set (match_operand:V2SF 0 "register_operand" "=v,x")
1693 : 4747 : (vec_select:V2SF
1694 : 4747 : (match_operand:V2SF 1 "register_operand" "v,0")
1695 : 4716 : (parallel [(const_int 0) (const_int 0)])))]
1696 : 9255 : "TARGET_MMX_WITH_SSE"
1697 : : "@
1698 : : %vmovsldup\t{%1, %0|%0, %1}
1699 : : shufps\t{$0xe0, %0, %0|%0, %0, 0xe0}"
1700 : 517 : [(set_attr "isa" "sse3,*")
1701 : 517 : (set_attr "type" "sse,sseshuf1")
1702 : 517 : (set_attr "length_immediate" "*,1")
1703 : 1029 : (set_attr "prefix_rep" "1,*")
1704 : : (set_attr "prefix" "maybe_vex,orig")
1705 : : (set_attr "mode" "V4SF")])
1706 : :
1707 : : (define_insn_and_split "*vec_interleave_lowv2sf"
1708 : : [(set (match_operand:V2SF 0 "register_operand" "=x,v")
1709 : : (vec_select:V2SF
1710 : : (vec_concat:V4SF
1711 : : (match_operand:V2SF 1 "register_operand" "0,v")
1712 : : (match_operand:V2SF 2 "register_operand" "x,v"))
1713 : : (parallel [(const_int 0) (const_int 2)])))]
1714 : 5065 : "TARGET_MMX_WITH_SSE"
1715 : : "#"
1716 : 246 : "&& reload_completed"
1717 : 123 : [(const_int 0)]
1718 : 11330 : "ix86_split_mmx_punpck (operands, false); DONE;"
1719 : 11207 : [(set_attr "isa" "noavx,avx")
1720 : 556 : (set_attr "type" "sselog")
1721 : 556 : (set_attr "prefix" "orig,maybe_evex")
1722 : : (set_attr "mode" "V4SF")])
1723 : :
1724 : : (define_insn_and_split "*vec_interleave_highv2sf"
1725 : : [(set (match_operand:V2SF 0 "register_operand" "=x,v")
1726 : : (vec_select:V2SF
1727 : : (vec_concat:V4SF
1728 : : (match_operand:V2SF 1 "register_operand" "0,v")
1729 : : (match_operand:V2SF 2 "register_operand" "x,v"))
1730 : 31 : (parallel [(const_int 1) (const_int 3)])))]
1731 : 2145 : "TARGET_MMX_WITH_SSE"
1732 : 31 : "#"
1733 : 182 : "&& reload_completed"
1734 : 122 : [(const_int 0)]
1735 : 6275 : "ix86_split_mmx_punpck (operands, true); DONE;"
1736 : 6184 : [(set_attr "isa" "noavx,avx")
1737 : 452 : (set_attr "type" "sselog")
1738 : 452 : (set_attr "prefix" "orig,vex")
1739 : : (set_attr "mode" "V4SF")])
1740 : :
1741 : : (define_insn "*vec_dupv2sf"
1742 : : [(set (match_operand:V2SF 0 "register_operand" "=y,Yv,x")
1743 : : (vec_duplicate:V2SF
1744 : : (match_operand:SF 1 "register_operand" "0,Yv,0")))]
1745 : 4961 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
1746 : 424 : "@
1747 : : punpckldq\t%0, %0
1748 : 1 : %vmovsldup\t{%1, %0|%0, %1}
1749 : 38 : shufps\t{$0xe0, %0, %0|%0, %0, 0xe0}"
1750 : 38 : [(set_attr "isa" "*,sse3,sse_noavx")
1751 : 32 : (set_attr "mmx_isa" "native,*,*")
1752 : 32 : (set_attr "type" "mmxcvt,sse,sseshuf1")
1753 : 69 : (set_attr "length_immediate" "*,*,1")
1754 : : (set_attr "prefix_rep" "*,1,*")
1755 : : (set_attr "prefix" "*,maybe_vex,orig")
1756 : : (set_attr "mode" "DI,V4SF,V4SF")])
1757 : :
1758 : : (define_insn "*mmx_movss_<mode>"
1759 : : [(set (match_operand:V2FI 0 "register_operand" "=x,v")
1760 : : (vec_merge:V2FI
1761 : : (match_operand:V2FI 2 "register_operand" " x,v")
1762 : : (match_operand:V2FI 1 "register_operand" " 0,v")
1763 : : (const_int 1)))]
1764 : 1992 : "TARGET_MMX_WITH_SSE"
1765 : : "@
1766 : : movss\t{%2, %0|%0, %2}
1767 : : vmovss\t{%2, %1, %0|%0, %1, %2}"
1768 : 673 : [(set_attr "isa" "noavx,avx")
1769 : 673 : (set_attr "type" "ssemov")
1770 : : (set_attr "prefix" "orig,maybe_evex")
1771 : 673 : (set_attr "mode" "SF")])
1772 : 386019 :
1773 : 386019 : (define_insn "*mmx_concatv2sf"
1774 : 386019 : [(set (match_operand:V2SF 0 "register_operand" "=y,y")
1775 : 386019 : (vec_concat:V2SF
1776 : 386019 : (match_operand:SF 1 "nonimmediate_operand" " 0,rm")
1777 : 386019 : (match_operand:SF 2 "nonimm_or_0_operand" "ym,C")))]
1778 : 470093 : "TARGET_MMX && !TARGET_SSE"
1779 : 386019 : "@
1780 : 84074 : punpckldq\t{%2, %0|%0, %2}
1781 : 374878 : movd\t{%1, %0|%0, %1}"
1782 : : [(set_attr "type" "mmxcvt,mmxmov")
1783 : 282 : (set_attr "mode" "DI")])
1784 : 282 :
1785 : : (define_expand "vec_setv2sf"
1786 : : [(match_operand:V2SF 0 "register_operand")
1787 : 282 : (match_operand:SF 1 "register_operand")
1788 : : (match_operand 2 "vec_setm_mmx_operand")]
1789 : : "TARGET_MMX || TARGET_MMX_WITH_SSE"
1790 : 15 : {
1791 : 15 : if (CONST_INT_P (operands[2]))
1792 : 13 : ix86_expand_vector_set (TARGET_MMX_WITH_SSE, operands[0], operands[1],
1793 : 13 : INTVAL (operands[2]));
1794 : : else
1795 : 2 : ix86_expand_vector_set_var (operands[0], operands[1], operands[2]);
1796 : 15 : DONE;
1797 : : })
1798 : :
1799 : : ;; Avoid combining registers from different units in a single alternative,
1800 : : ;; see comment above inline_secondary_memory_needed function in i386.cc
1801 : : (define_insn_and_split "*vec_extractv2sf_0"
1802 : : [(set (match_operand:SF 0 "nonimmediate_operand" "=x, m,y ,m,f,r")
1803 : : (vec_select:SF
1804 : : (match_operand:V2SF 1 "nonimmediate_operand" " xm,x,ym,y,m,m")
1805 : : (parallel [(const_int 0)])))]
1806 : 1397 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
1807 : 9464 : && !(MEM_P (operands[0]) && MEM_P (operands[1]))"
1808 : : "#"
1809 : 1347 : "&& reload_completed"
1810 : 458 : [(set (match_dup 0) (match_dup 1))]
1811 : 77586 : "operands[1] = gen_lowpart (SFmode, operands[1]);"
1812 : 77128 : [(set_attr "mmx_isa" "*,*,native,native,*,*")])
1813 : 13707 :
1814 : 14164 : ;; Avoid combining registers from different units in a single alternative,
1815 : : ;; see comment above inline_secondary_memory_needed function in i386.cc
1816 : : (define_insn "*vec_extractv2sf_1"
1817 : 458 : [(set (match_operand:SF 0 "nonimmediate_operand" "=y,x,x,y,x,f,r")
1818 : : (vec_select:SF
1819 : : (match_operand:V2SF 1 "nonimmediate_operand" " 0,x,0,o,o,o,o")
1820 : : (parallel [(const_int 1)])))]
1821 : 4454 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
1822 : 4456 : && !(MEM_P (operands[0]) && MEM_P (operands[1]))"
1823 : : "@
1824 : 2 : punpckhdq\t%0, %0
1825 : 2 : %vmovshdup\t{%1, %0|%0, %1}
1826 : 12628 : shufps\t{$0xe5, %0, %0|%0, %0, 0xe5}
1827 : 12626 : #
1828 : 12439 : #
1829 : 25065 : #
1830 : : #"
1831 : 12341 : [(set_attr "isa" "*,sse3,noavx,*,*,*,*")
1832 : : (set_attr "mmx_isa" "native,*,*,native,*,*,*")
1833 : : (set_attr "type" "mmxcvt,sse,sseshuf1,mmxmov,ssemov,fmov,imov")
1834 : : (set (attr "length_immediate")
1835 : : (if_then_else (eq_attr "alternative" "2")
1836 : : (const_string "1")
1837 : : (const_string "*")))
1838 : : (set (attr "prefix_rep")
1839 : : (if_then_else (eq_attr "alternative" "1")
1840 : : (const_string "1")
1841 : : (const_string "*")))
1842 : : (set_attr "prefix" "orig,maybe_vex,orig,orig,orig,orig,orig")
1843 : : (set_attr "mode" "DI,V4SF,V4SF,SF,SF,SF,SF")])
1844 : :
1845 : : (define_split
1846 : : [(set (match_operand:SF 0 "register_operand")
1847 : : (vec_select:SF
1848 : : (match_operand:V2SF 1 "memory_operand")
1849 : : (parallel [(const_int 1)])))]
1850 : 37 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && reload_completed"
1851 : 31 : [(set (match_dup 0) (match_dup 1))]
1852 : 31 : "operands[1] = adjust_address (operands[1], SFmode, 4);")
1853 : :
1854 : 5280 : (define_expand "vec_extractv2sfsf"
1855 : 5311 : [(match_operand:SF 0 "register_operand")
1856 : 3980 : (match_operand:V2SF 1 "register_operand")
1857 : 3980 : (match_operand 2 "const_int_operand")]
1858 : 5311 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
1859 : 1096 : {
1860 : 1096 : ix86_expand_vector_extract (TARGET_MMX_WITH_SSE, operands[0],
1861 : 1096 : operands[1], INTVAL (operands[2]));
1862 : 1096 : DONE;
1863 : 1 : })
1864 : :
1865 : 1 : (define_expand "vec_initv2sfsf"
1866 : 1 : [(match_operand:V2SF 0 "register_operand")
1867 : 1 : (match_operand 1)]
1868 : : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && TARGET_SSE"
1869 : 1862 : {
1870 : 1862 : ix86_expand_vector_init (TARGET_MMX_WITH_SSE, operands[0],
1871 : : operands[1]);
1872 : 1862 : DONE;
1873 : : })
1874 : :
1875 : 1 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1876 : : ;;
1877 : 1 : ;; Parallel single-precision floating point rounding operations.
1878 : 1 : ;;
1879 : 1 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
1880 : :
1881 : : (define_expand "nearbyintv2sf2"
1882 : : [(match_operand:V2SF 0 "register_operand")
1883 : : (match_operand:V2SF 1 "nonimmediate_operand")]
1884 : : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1885 : 2 : {
1886 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
1887 : 2 : rtx op0 = gen_reg_rtx (V4SFmode);
1888 : 1 :
1889 : 2 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1890 : :
1891 : 1 : emit_insn (gen_nearbyintv4sf2 (op0, op1));
1892 : :
1893 : 1 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1894 : 1 : DONE;
1895 : : })
1896 : :
1897 : : (define_expand "rintv2sf2"
1898 : : [(match_operand:V2SF 0 "register_operand")
1899 : : (match_operand:V2SF 1 "nonimmediate_operand")]
1900 : : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1901 : 1 : {
1902 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
1903 : 1 : rtx op0 = gen_reg_rtx (V4SFmode);
1904 : :
1905 : 1 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1906 : :
1907 : 7 : emit_insn (gen_rintv4sf2 (op0, op1));
1908 : :
1909 : 7 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1910 : 7 : DONE;
1911 : 6 : })
1912 : :
1913 : : (define_expand "lrintv2sfv2si2"
1914 : : [(match_operand:V2SI 0 "register_operand")
1915 : : (match_operand:V2SF 1 "nonimmediate_operand")]
1916 : : "TARGET_SSE4_1 && !flag_trapping_math
1917 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1918 : 1 : {
1919 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
1920 : 1 : rtx op0 = gen_reg_rtx (V4SImode);
1921 : :
1922 : 1 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1923 : 93 :
1924 : 1 : emit_insn (gen_lrintv4sfv4si2 (op0, op1));
1925 : 93 :
1926 : 94 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
1927 : 94 : DONE;
1928 : : })
1929 : :
1930 : : (define_expand "ceilv2sf2"
1931 : : [(match_operand:V2SF 0 "register_operand")
1932 : : (match_operand:V2SF 1 "nonimmediate_operand")]
1933 : : "TARGET_SSE4_1 && !flag_trapping_math
1934 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1935 : 1 : {
1936 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
1937 : 1 : rtx op0 = gen_reg_rtx (V4SFmode);
1938 : :
1939 : 1 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1940 : 4 :
1941 : 1 : emit_insn (gen_ceilv4sf2 (op0, op1));
1942 : 4 :
1943 : 5 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1944 : 5 : DONE;
1945 : : })
1946 : :
1947 : : (define_expand "lceilv2sfv2si2"
1948 : : [(match_operand:V2SI 0 "register_operand")
1949 : : (match_operand:V2SF 1 "nonimmediate_operand")]
1950 : : "TARGET_SSE4_1 && !flag_trapping_math
1951 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1952 : 1 : {
1953 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
1954 : 1 : rtx op0 = gen_reg_rtx (V4SImode);
1955 : :
1956 : 1 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1957 : 0 :
1958 : 1 : emit_insn (gen_lceilv4sfv4si2 (op0, op1));
1959 : 0 :
1960 : 1 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
1961 : 1 : DONE;
1962 : : })
1963 : :
1964 : : (define_expand "floorv2sf2"
1965 : : [(match_operand:V2SF 0 "register_operand")
1966 : : (match_operand:V2SF 1 "nonimmediate_operand")]
1967 : : "TARGET_SSE4_1 && !flag_trapping_math
1968 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1969 : 2 : {
1970 : 2 : rtx op1 = gen_reg_rtx (V4SFmode);
1971 : 2 : rtx op0 = gen_reg_rtx (V4SFmode);
1972 : :
1973 : 2 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1974 : 5 :
1975 : 2 : emit_insn (gen_floorv4sf2 (op0, op1));
1976 : 5 :
1977 : 7 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
1978 : 2 : DONE;
1979 : : })
1980 : :
1981 : 5 : (define_expand "lfloorv2sfv2si2"
1982 : : [(match_operand:V2SI 0 "register_operand")
1983 : : (match_operand:V2SF 1 "nonimmediate_operand")]
1984 : : "TARGET_SSE4_1 && !flag_trapping_math
1985 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
1986 : 5 : {
1987 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
1988 : 5 : rtx op0 = gen_reg_rtx (V4SImode);
1989 : 4 :
1990 : 5 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
1991 : 0 :
1992 : 1 : emit_insn (gen_lfloorv4sfv4si2 (op0, op1));
1993 : 0 :
1994 : 1 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
1995 : 1 : DONE;
1996 : : })
1997 : :
1998 : 0 : (define_expand "btruncv2sf2"
1999 : : [(match_operand:V2SF 0 "register_operand")
2000 : : (match_operand:V2SF 1 "nonimmediate_operand")]
2001 : : "TARGET_SSE4_1 && !flag_trapping_math
2002 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
2003 : 5 : {
2004 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
2005 : 5 : rtx op0 = gen_reg_rtx (V4SFmode);
2006 : 4 :
2007 : 5 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
2008 : 0 :
2009 : 1 : emit_insn (gen_btruncv4sf2 (op0, op1));
2010 : 0 :
2011 : 1 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
2012 : 1 : DONE;
2013 : : })
2014 : :
2015 : 0 : (define_expand "roundv2sf2"
2016 : : [(match_operand:V2SF 0 "register_operand")
2017 : : (match_operand:V2SF 1 "nonimmediate_operand")]
2018 : : "TARGET_SSE4_1 && !flag_trapping_math
2019 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
2020 : 8 : {
2021 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
2022 : 8 : rtx op0 = gen_reg_rtx (V4SFmode);
2023 : 7 :
2024 : 8 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
2025 : 4 :
2026 : 1 : emit_insn (gen_roundv4sf2 (op0, op1));
2027 : 4 :
2028 : 5 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
2029 : 5 : DONE;
2030 : : })
2031 : :
2032 : : (define_expand "lroundv2sfv2si2"
2033 : : [(match_operand:V2SI 0 "register_operand")
2034 : : (match_operand:V2SF 1 "nonimmediate_operand")]
2035 : : "TARGET_SSE4_1 && !flag_trapping_math
2036 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
2037 : 1 : {
2038 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
2039 : 1 : rtx op0 = gen_reg_rtx (V4SImode);
2040 : :
2041 : 1 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
2042 : 4 :
2043 : 1 : emit_insn (gen_lroundv4sfv4si2 (op0, op1));
2044 : 4 :
2045 : 5 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
2046 : 5 : DONE;
2047 : : })
2048 : :
2049 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2050 : : ;;
2051 : : ;; Parallel half-precision floating point arithmetic
2052 : : ;;
2053 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2054 : :
2055 : : (define_mode_iterator VHF_32_64 [V2HF (V4HF "TARGET_MMX_WITH_SSE")])
2056 : :
2057 : : (define_mode_iterator VBF_32_64 [V2BF (V4BF "TARGET_MMX_WITH_SSE")])
2058 : :
2059 : 4 : (define_expand "divv4hf3"
2060 : : [(set (match_operand:V4HF 0 "register_operand")
2061 : 4 : (div:V4HF
2062 : 4 : (match_operand:V4HF 1 "nonimmediate_operand")
2063 : 4 : (match_operand:V4HF 2 "register_operand")))]
2064 : : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2065 : 6 : {
2066 : 6 : rtx op2 = gen_reg_rtx (V8HFmode);
2067 : 6 : rtx op1 = gen_reg_rtx (V8HFmode);
2068 : 6 : rtx op0 = gen_reg_rtx (V8HFmode);
2069 : :
2070 : 6 : emit_insn (gen_movq_v4hf_to_sse (op1, operands[1]));
2071 : 6 : rtx tmp = gen_rtx_VEC_CONCAT (V8HFmode, operands[2],
2072 : : force_reg (V4HFmode, CONST1_RTX (V4HFmode)));
2073 : 6 : emit_insn (gen_rtx_SET (op2, tmp));
2074 : 6 : emit_insn (gen_divv8hf3 (op0, op1, op2));
2075 : 6 : emit_move_insn (operands[0], lowpart_subreg (V4HFmode, op0, V8HFmode));
2076 : 6 : DONE;
2077 : : })
2078 : :
2079 : : (define_mode_attr mov_to_sse_suffix
2080 : : [(V2HF "d") (V4HF "q") (V2HI "d") (V4HI "q")])
2081 : :
2082 : : (define_mode_attr mmxxmmmode
2083 : : [(V2HF "V8HF") (V2HI "V8HI") (V2BF "V8BF")
2084 : : (V4HF "V8HF") (V4HI "V8HI") (V4BF "V8BF")])
2085 : :
2086 : : (define_mode_attr mmxxmmmodelower
2087 : : [(V2HF "v8hf") (V2HI "v8hi") (V2BF "v8bf")
2088 : : (V4HF "v8hf") (V4HI "v8hi") (V4BF "v8bf")])
2089 : :
2090 : 2 : (define_expand "movd_<mode>_to_sse"
2091 : : [(set (match_operand:<mmxxmmmode> 0 "register_operand")
2092 : 2 : (vec_merge:<mmxxmmmode>
2093 : 2 : (vec_duplicate:<mmxxmmmode>
2094 : 2 : (match_operand:V2FI_32 1 "nonimmediate_operand"))
2095 : : (match_dup 2)
2096 : : (const_int 3)))]
2097 : : "TARGET_SSE"
2098 : 97 : {
2099 : 97 : if (!flag_trapping_math)
2100 : : {
2101 : 13 : rtx op1 = force_reg (<MODE>mode, operands[1]);
2102 : 13 : emit_move_insn (operands[0],
2103 : : lowpart_subreg (<mmxxmmmode>mode, op1, <MODE>mode));
2104 : 13 : DONE;
2105 : : }
2106 : 84 : operands[2] = CONST0_RTX (<mmxxmmmode>mode);
2107 : : })
2108 : :
2109 : : (define_expand "movd_<mode>_to_sse_reg"
2110 : : [(set (match_operand:<mmxxmmmode> 0 "register_operand")
2111 : 84 : (vec_merge:<mmxxmmmode>
2112 : : (vec_duplicate:<mmxxmmmode>
2113 : : (match_operand:V2FI_32 1 "nonimmediate_operand"))
2114 : : (match_operand:<mmxxmmmode> 2 "register_operand")
2115 : 84 : (const_int 3)))]
2116 : : "TARGET_SSE")
2117 : :
2118 : : (define_expand "<insn><mode>3"
2119 : : [(set (match_operand:VHF_32_64 0 "register_operand")
2120 : 3 : (plusminusmult:VHF_32_64
2121 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")
2122 : 3 : (match_operand:VHF_32_64 2 "nonimmediate_operand")))]
2123 : 3 : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2124 : 30 : {
2125 : 27 : rtx op2 = gen_reg_rtx (V8HFmode);
2126 : 27 : rtx op1 = gen_reg_rtx (V8HFmode);
2127 : 27 : rtx op0 = gen_reg_rtx (V8HFmode);
2128 : :
2129 : 27 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op2, operands[2]));
2130 : 27 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2131 : 27 : emit_insn (gen_<insn>v8hf3 (op0, op1, op2));
2132 : :
2133 : 27 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2134 : 27 : DONE;
2135 : : })
2136 : :
2137 : : ;; VDIVNEPBF16 does not generate floating point exceptions.
2138 : : (define_expand "<insn><mode>3"
2139 : : [(set (match_operand:VBF_32_64 0 "register_operand")
2140 : : (plusminusmultdiv:VBF_32_64
2141 : : (match_operand:VBF_32_64 1 "nonimmediate_operand")
2142 : : (match_operand:VBF_32_64 2 "nonimmediate_operand")))]
2143 : : "TARGET_AVX10_2"
2144 : 10 : {
2145 : 15 : rtx op0 = gen_reg_rtx (V8BFmode);
2146 : 10 : rtx op1 = lowpart_subreg (V8BFmode,
2147 : : force_reg (<MODE>mode, operands[1]), <MODE>mode);
2148 : 42 : rtx op2 = lowpart_subreg (V8BFmode,
2149 : : force_reg (<MODE>mode, operands[2]), <MODE>mode);
2150 : 11 :
2151 : 21 : emit_insn (gen_<insn>v8bf3 (op0, op1, op2));
2152 : 11 :
2153 : 10 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8BFmode));
2154 : 10 : DONE;
2155 : : })
2156 : :
2157 : : (define_expand "divv2hf3"
2158 : : [(set (match_operand:V2HF 0 "register_operand")
2159 : : (div:V2HF
2160 : : (match_operand:V2HF 1 "nonimmediate_operand")
2161 : : (match_operand:V2HF 2 "nonimmediate_operand")))]
2162 : : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2163 : 5 : {
2164 : 5 : rtx op2 = gen_reg_rtx (V8HFmode);
2165 : 5 : rtx op1 = gen_reg_rtx (V8HFmode);
2166 : 5 : rtx op0 = gen_reg_rtx (V8HFmode);
2167 : :
2168 : 13 : emit_insn (gen_movd_v2hf_to_sse_reg (op2, operands[2],
2169 : : force_reg (V8HFmode, CONST1_RTX (V8HFmode))));
2170 : 13 : emit_insn (gen_movd_v2hf_to_sse (op1, operands[1]));
2171 : 13 : emit_insn (gen_divv8hf3 (op0, op1, op2));
2172 : 8 :
2173 : 5 : emit_move_insn (operands[0], lowpart_subreg (V2HFmode, op0, V8HFmode));
2174 : 5 : DONE;
2175 : : })
2176 : :
2177 : : (define_expand "<code><mode>3"
2178 : : [(set (match_operand:VHF_32_64 0 "register_operand")
2179 : : (smaxmin:VHF_32_64
2180 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")
2181 : : (match_operand:VHF_32_64 2 "nonimmediate_operand")))]
2182 : : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2183 : 4 : {
2184 : 4 : rtx op2 = gen_reg_rtx (V8HFmode);
2185 : 4 : rtx op1 = gen_reg_rtx (V8HFmode);
2186 : 4 : rtx op0 = gen_reg_rtx (V8HFmode);
2187 : :
2188 : 4 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op2, operands[2]));
2189 : 4 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2190 : 0 :
2191 : 4 : emit_insn (gen_<code>v8hf3 (op0, op1, op2));
2192 : 0 :
2193 : 4 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2194 : 4 : DONE;
2195 : : })
2196 : :
2197 : : (define_expand "<code><mode>3"
2198 : : [(set (match_operand:VBF_32_64 0 "register_operand")
2199 : : (smaxmin:VBF_32_64
2200 : : (match_operand:VBF_32_64 1 "nonimmediate_operand")
2201 : : (match_operand:VBF_32_64 2 "nonimmediate_operand")))]
2202 : : "TARGET_AVX10_2"
2203 : 4 : {
2204 : 4 : rtx op0 = gen_reg_rtx (V8BFmode);
2205 : 4 : rtx op1 = lowpart_subreg (V8BFmode,
2206 : : force_reg (<MODE>mode, operands[1]), <MODE>mode);
2207 : 4 : rtx op2 = lowpart_subreg (V8BFmode,
2208 : 3 : force_reg (<MODE>mode, operands[2]), <MODE>mode);
2209 : :
2210 : 7 : emit_insn (gen_<code>v8bf3 (op0, op1, op2));
2211 : 3 :
2212 : 7 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8BFmode));
2213 : 4 : DONE;
2214 : : })
2215 : :
2216 : : (define_expand "sqrt<mode>2"
2217 : : [(set (match_operand:VHF_32_64 0 "register_operand")
2218 : : (sqrt:VHF_32_64
2219 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")))]
2220 : : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2221 : 2 : {
2222 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2223 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
2224 : :
2225 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2226 : 2 : emit_insn (gen_sqrtv8hf2 (op0, op1));
2227 : 6 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2228 : 3 : DONE;
2229 : 4 : })
2230 : 5 :
2231 : 4 : (define_expand "sqrt<mode>2"
2232 : 1 : [(set (match_operand:VBF_32_64 0 "register_operand")
2233 : : (sqrt:VBF_32_64 (match_operand:VBF_32_64 1 "vector_operand")))]
2234 : : "TARGET_AVX10_2"
2235 : 0 : {
2236 : 0 : rtx op0 = gen_reg_rtx (V8BFmode);
2237 : 0 : rtx op1 = lowpart_subreg (V8BFmode,
2238 : : force_reg (<MODE>mode, operands[1]), <MODE>mode);
2239 : :
2240 : 0 : emit_insn (gen_sqrtv8bf2 (op0, op1));
2241 : 1 :
2242 : 1 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8BFmode));
2243 : 1 : DONE;
2244 : 2 : })
2245 : 1 :
2246 : 1 : (define_mode_iterator VHBF_32_64
2247 : 16 : [V2BF (V4BF "TARGET_MMX_WITH_SSE")
2248 : 57 : V2HF (V4HF "TARGET_MMX_WITH_SSE")])
2249 : :
2250 : : (define_expand "<code><mode>2"
2251 : 66 : [(set (match_operand:VHBF_32_64 0 "register_operand")
2252 : 2587 : (absneg:VHBF_32_64
2253 : 1509 : (match_operand:VHBF_32_64 1 "register_operand")))]
2254 : 1623 : "TARGET_SSE"
2255 : 607 : "ix86_expand_fp_absneg_operator (<CODE>, <MODE>mode, operands); DONE;")
2256 : 2678 :
2257 : 2 : (define_insn_and_split "*mmx_<code><mode>"
2258 : : [(set (match_operand:VHBF_32_64 0 "register_operand" "=x,x,x")
2259 : 2 : (absneg:VHBF_32_64
2260 : 0 : (match_operand:VHBF_32_64 1 "register_operand" "0,x,x")))
2261 : 2 : (use (match_operand:VHBF_32_64 2 "register_operand" "x,0,x"))]
2262 : 34 : "TARGET_SSE"
2263 : : "#"
2264 : 4 : "&& reload_completed"
2265 : : [(set (match_dup 0)
2266 : 30 : (<absneg_op>:<MODE> (match_dup 1) (match_dup 2)))]
2267 : 32 : {
2268 : 27 : if (!TARGET_AVX && operands_match_p (operands[0], operands[2]))
2269 : 32 : std::swap (operands[1], operands[2]);
2270 : 7 : }
2271 : 2 : [(set_attr "isa" "noavx,noavx,avx")])
2272 : 5 :
2273 : 9 : (define_insn_and_split "*mmx_nabs<mode>2"
2274 : : [(set (match_operand:VHBF_32_64 0 "register_operand" "=x,x,x")
2275 : : (neg:VHBF_32_64
2276 : : (abs:VHBF_32_64
2277 : 9 : (match_operand:VHBF_32_64 1 "register_operand" "0,x,x"))))
2278 : : (use (match_operand:VHBF_32_64 2 "register_operand" "x,0,x"))]
2279 : 0 : "TARGET_SSE"
2280 : : "#"
2281 : 0 : "&& reload_completed"
2282 : 56 : [(set (match_dup 0)
2283 : 0 : (ior:<MODE> (match_dup 1) (match_dup 2)))])
2284 : 56 :
2285 : 56 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2286 : 56 : ;;
2287 : 0 : ;; Parallel half-precision floating point comparisons
2288 : 0 : ;;
2289 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2290 : :
2291 : : (define_expand "vec_cmpv4hfqi"
2292 : 0 : [(set (match_operand:QI 0 "register_operand")
2293 : : (match_operator:QI 1 ""
2294 : : [(match_operand:V4HF 2 "nonimmediate_operand")
2295 : : (match_operand:V4HF 3 "nonimmediate_operand")]))]
2296 : : "TARGET_MMX_WITH_SSE && TARGET_AVX512FP16 && TARGET_AVX512VL
2297 : 37 : && ix86_partial_vec_fp_math"
2298 : 18 : {
2299 : 55 : rtx ops[4];
2300 : 55 : ops[3] = gen_reg_rtx (V8HFmode);
2301 : 55 : ops[2] = gen_reg_rtx (V8HFmode);
2302 : :
2303 : 18 : emit_insn (gen_movq_v4hf_to_sse (ops[3], operands[3]));
2304 : 18 : emit_insn (gen_movq_v4hf_to_sse (ops[2], operands[2]));
2305 : 18 : emit_insn (gen_vec_cmpv8hfqi (operands[0], operands[1], ops[2], ops[3]));
2306 : 18 : DONE;
2307 : : })
2308 : :
2309 : : (define_expand "vcond_mask_<mode>v4hi"
2310 : : [(set (match_operand:V4F_64 0 "register_operand")
2311 : : (vec_merge:V4F_64
2312 : : (match_operand:V4F_64 1 "register_operand")
2313 : : (match_operand:V4F_64 2 "register_operand")
2314 : : (match_operand:V4HI 3 "register_operand")))]
2315 : : "TARGET_MMX_WITH_SSE && TARGET_SSE4_1"
2316 : 18 : {
2317 : 18 : ix86_expand_sse_movcc (operands[0], operands[3],
2318 : : operands[1], operands[2]);
2319 : 18 : DONE;
2320 : 5 : })
2321 : :
2322 : 5 : (define_expand "vcond_mask_<mode>qi"
2323 : 5 : [(set (match_operand:V4FI_64 0 "register_operand")
2324 : 5 : (vec_merge:V4FI_64
2325 : : (match_operand:V4FI_64 1 "register_operand")
2326 : : (match_operand:V4FI_64 2 "register_operand")
2327 : : (match_operand:QI 3 "register_operand")))]
2328 : : "TARGET_MMX_WITH_SSE && TARGET_AVX512BW && TARGET_AVX512VL"
2329 : 22 : {
2330 : 22 : rtx op0 = gen_reg_rtx (<mmxxmmmode>mode);
2331 : 22 : operands[1] = lowpart_subreg (<mmxxmmmode>mode, operands[1], <MODE>mode);
2332 : 22 : operands[2] = lowpart_subreg (<mmxxmmmode>mode, operands[2], <MODE>mode);
2333 : 44 : emit_insn (gen_vcond_mask_<mmxxmmmodelower>qi (op0, operands[1],
2334 : : operands[2], operands[3]));
2335 : 44 : emit_move_insn (operands[0],
2336 : 22 : lowpart_subreg (<MODE>mode, op0, <mmxxmmmode>mode));
2337 : 44 : DONE;
2338 : : })
2339 : :
2340 : : (define_expand "vec_cmpv2hfqi"
2341 : : [(set (match_operand:QI 0 "register_operand")
2342 : : (match_operator:QI 1 ""
2343 : : [(match_operand:V2HF 2 "nonimmediate_operand")
2344 : : (match_operand:V2HF 3 "nonimmediate_operand")]))]
2345 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2346 : : && ix86_partial_vec_fp_math"
2347 : 17 : {
2348 : 17 : rtx ops[4];
2349 : 17 : ops[3] = gen_reg_rtx (V8HFmode);
2350 : 17 : ops[2] = gen_reg_rtx (V8HFmode);
2351 : 3 :
2352 : 17 : emit_insn (gen_movd_v2hf_to_sse (ops[3], operands[3]));
2353 : 20 : emit_insn (gen_movd_v2hf_to_sse (ops[2], operands[2]));
2354 : 20 : emit_insn (gen_vec_cmpv8hfqi (operands[0], operands[1], ops[2], ops[3]));
2355 : 20 : DONE;
2356 : : })
2357 : :
2358 : : (define_expand "vcond_mask_<mode>v2hi"
2359 : : [(set (match_operand:V2F_32 0 "register_operand")
2360 : : (vec_merge:V2F_32
2361 : : (match_operand:V2F_32 1 "register_operand")
2362 : : (match_operand:V2F_32 2 "register_operand")
2363 : : (match_operand:V2HI 3 "register_operand")))]
2364 : : "TARGET_SSE4_1"
2365 : 18 : {
2366 : 18 : ix86_expand_sse_movcc (operands[0], operands[3],
2367 : : operands[1], operands[2]);
2368 : 18 : DONE;
2369 : 1 : })
2370 : :
2371 : 1 : (define_expand "vcond_mask_<mode>qi"
2372 : 1 : [(set (match_operand:V2FI_32 0 "register_operand")
2373 : 1 : (vec_merge:V2FI_32
2374 : : (match_operand:V2FI_32 1 "register_operand")
2375 : : (match_operand:V2FI_32 2 "register_operand")
2376 : : (match_operand:QI 3 "register_operand")))]
2377 : : "TARGET_AVX512BW && TARGET_AVX512VL"
2378 : 22 : {
2379 : 22 : rtx op0 = gen_reg_rtx (<mmxxmmmode>mode);
2380 : 22 : operands[1] = lowpart_subreg (<mmxxmmmode>mode, operands[1], <MODE>mode);
2381 : 22 : operands[2] = lowpart_subreg (<mmxxmmmode>mode, operands[2], <MODE>mode);
2382 : 28 : emit_insn (gen_vcond_mask_<mmxxmmmodelower>qi (op0, operands[1],
2383 : : operands[2], operands[3]));
2384 : 28 : emit_move_insn (operands[0],
2385 : 6 : lowpart_subreg (<MODE>mode, op0, <mmxxmmmode>mode));
2386 : 28 : DONE;
2387 : : })
2388 : :
2389 : : ;;This instruction does not generate floating point exceptions
2390 : : (define_expand "vec_cmp<mode>qi"
2391 : : [(set (match_operand:QI 0 "register_operand")
2392 : : (match_operator:QI 1 ""
2393 : : [(match_operand:VBF_32_64 2 "register_operand")
2394 : : (match_operand:VBF_32_64 3 "nonimmediate_operand")]))]
2395 : : "TARGET_AVX10_2"
2396 : 10 : {
2397 : 10 : rtx op2 = lowpart_subreg (V8BFmode,
2398 : : force_reg (<MODE>mode, operands[2]), <MODE>mode);
2399 : 10 : rtx op3 = lowpart_subreg (V8BFmode,
2400 : 2 : force_reg (<MODE>mode, operands[3]), <MODE>mode);
2401 : :
2402 : 12 : emit_insn (gen_vec_cmpv8bfqi (operands[0], operands[1], op2, op3));
2403 : 12 : DONE;
2404 : 2 : })
2405 : :
2406 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2407 : : ;;
2408 : : ;; Parallel half-precision floating point rounding operations.
2409 : : ;;
2410 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2411 : :
2412 : : (define_expand "btrunc<mode>2"
2413 : : [(match_operand:VHF_32_64 0 "register_operand")
2414 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2415 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2416 : : && ix86_partial_vec_fp_math
2417 : 1 : && !flag_trapping_math"
2418 : 2 : {
2419 : 3 : rtx op1 = gen_reg_rtx (V8HFmode);
2420 : 3 : rtx op0 = gen_reg_rtx (V8HFmode);
2421 : 1 :
2422 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2423 : 2 : emit_insn (gen_btruncv8hf2 (op0, op1));
2424 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2425 : :
2426 : 2 : DONE;
2427 : : })
2428 : :
2429 : : (define_expand "nearbyint<mode>2"
2430 : : [(match_operand:VHF_32_64 0 "register_operand")
2431 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2432 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2433 : : && ix86_partial_vec_fp_math"
2434 : 2 : {
2435 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2436 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
2437 : :
2438 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2439 : 3 : emit_insn (gen_nearbyintv8hf2 (op0, op1));
2440 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2441 : 1 :
2442 : 3 : DONE;
2443 : 1 : })
2444 : :
2445 : : (define_expand "rint<mode>2"
2446 : : [(match_operand:VHF_32_64 0 "register_operand")
2447 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2448 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2449 : : && ix86_partial_vec_fp_math"
2450 : 2 : {
2451 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2452 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
2453 : :
2454 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2455 : 3 : emit_insn (gen_rintv8hf2 (op0, op1));
2456 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2457 : 1 :
2458 : 3 : DONE;
2459 : 1 : })
2460 : :
2461 : : (define_expand "lrint<mode><mmxintvecmodelower>2"
2462 : : [(match_operand:<mmxintvecmode> 0 "register_operand")
2463 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2464 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2465 : : && ix86_partial_vec_fp_math"
2466 : 0 : {
2467 : 0 : rtx op1 = gen_reg_rtx (V8HFmode);
2468 : 0 : rtx op0 = gen_reg_rtx (V8HFmode);
2469 : :
2470 : 0 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2471 : 0 : emit_insn (gen_lrintv8hfv8hi2 (op0, op1));
2472 : 0 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2473 : 0 :
2474 : 0 : DONE;
2475 : 0 : })
2476 : :
2477 : : (define_expand "floor<mode>2"
2478 : : [(match_operand:VHF_32_64 0 "register_operand")
2479 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2480 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2481 : : && ix86_partial_vec_fp_math
2482 : : && !flag_trapping_math"
2483 : 2 : {
2484 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2485 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
2486 : :
2487 : 4 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2488 : 2 : emit_insn (gen_floorv8hf2 (op0, op1));
2489 : 4 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2490 : 2 :
2491 : 4 : DONE;
2492 : : })
2493 : :
2494 : : (define_expand "lfloor<mode><mmxintvecmodelower>2"
2495 : : [(match_operand:<mmxintvecmode> 0 "register_operand")
2496 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2497 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2498 : : && ix86_partial_vec_fp_math
2499 : : && !flag_trapping_math"
2500 : 0 : {
2501 : 0 : rtx op1 = gen_reg_rtx (V8HFmode);
2502 : 0 : rtx op0 = gen_reg_rtx (V8HFmode);
2503 : :
2504 : 0 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2505 : 0 : emit_insn (gen_lfloorv8hfv8hi2 (op0, op1));
2506 : 0 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2507 : 0 :
2508 : 0 : DONE;
2509 : : })
2510 : :
2511 : : (define_expand "ceil<mode>2"
2512 : : [(match_operand:VHF_32_64 0 "register_operand")
2513 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2514 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2515 : : && ix86_partial_vec_fp_math
2516 : : && !flag_trapping_math"
2517 : 2 : {
2518 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2519 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
2520 : :
2521 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2522 : 2 : emit_insn (gen_ceilv8hf2 (op0, op1));
2523 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2524 : 0 :
2525 : 2 : DONE;
2526 : : })
2527 : :
2528 : : (define_expand "lceil<mode><mmxintvecmodelower>2"
2529 : : [(match_operand:<mmxintvecmode> 0 "register_operand")
2530 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2531 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2532 : : && ix86_partial_vec_fp_math
2533 : : && !flag_trapping_math"
2534 : 0 : {
2535 : 0 : rtx op1 = gen_reg_rtx (V8HFmode);
2536 : 0 : rtx op0 = gen_reg_rtx (V8HFmode);
2537 : :
2538 : 3 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2539 : 0 : emit_insn (gen_lceilv8hfv8hi2 (op0, op1));
2540 : 3 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2541 : 3 :
2542 : 3 : DONE;
2543 : : })
2544 : :
2545 : : (define_expand "round<mode>2"
2546 : : [(match_operand:VHF_32_64 0 "register_operand")
2547 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2548 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2549 : : && ix86_partial_vec_fp_math
2550 : : && !flag_trapping_math"
2551 : 2 : {
2552 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2553 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
2554 : :
2555 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2556 : 2 : emit_insn (gen_roundv8hf2 (op0, op1));
2557 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2558 : 0 :
2559 : 2 : DONE;
2560 : : })
2561 : :
2562 : : (define_expand "lround<mode><mmxintvecmodelower>2"
2563 : : [(match_operand:<mmxintvecmode> 0 "register_operand")
2564 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")]
2565 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2566 : : && ix86_partial_vec_fp_math
2567 : : && !flag_trapping_math"
2568 : 0 : {
2569 : 0 : rtx op1 = gen_reg_rtx (V8HFmode);
2570 : 0 : rtx op0 = gen_reg_rtx (V8HFmode);
2571 : :
2572 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2573 : 0 : emit_insn (gen_lroundv8hfv8hi2 (op0, op1));
2574 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2575 : 2 :
2576 : 2 : DONE;
2577 : : })
2578 : :
2579 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2580 : : ;;
2581 : : ;; Parallel half-precision floating point logical operations
2582 : : ;;
2583 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2584 : :
2585 : : (define_insn "*mmx_andnot<mode>3"
2586 : : [(set (match_operand:VHBF_32_64 0 "register_operand" "=x,x")
2587 : : (and:VHBF_32_64
2588 : : (not:VHBF_32_64
2589 : 0 : (match_operand:VHBF_32_64 1 "register_operand" "0,x"))
2590 : : (match_operand:VHBF_32_64 2 "register_operand" "x,x")))]
2591 : 2 : "TARGET_SSE"
2592 : 0 : "@
2593 : 0 : andnps\t{%2, %0|%0, %2}
2594 : : vandnps\t{%2, %1, %0|%0, %1, %2}"
2595 : 4 : [(set_attr "isa" "noavx,avx")
2596 : 4 : (set_attr "type" "sselog")
2597 : : (set_attr "prefix" "orig,vex")
2598 : 4 : (set_attr "mode" "V4SF")])
2599 : :
2600 : : (define_insn "<code><mode>3"
2601 : : [(set (match_operand:VHBF_32_64 0 "register_operand" "=x,x")
2602 : : (any_logic:VHBF_32_64
2603 : : (match_operand:VHBF_32_64 1 "register_operand" "%0,x")
2604 : : (match_operand:VHBF_32_64 2 "register_operand" " x,x")))]
2605 : 45 : "TARGET_SSE"
2606 : : "@
2607 : : <logic>ps\t{%2, %0|%0, %2}
2608 : : v<logic>ps\t{%2, %1, %0|%0, %1, %2}"
2609 : 75 : [(set_attr "isa" "noavx,avx")
2610 : 75 : (set_attr "type" "sselog,sselog")
2611 : 58 : (set_attr "prefix" "orig,vex")
2612 : : (set_attr "mode" "V4SF")])
2613 : 58 :
2614 : : (define_expand "copysign<mode>3"
2615 : : [(set (match_dup 4)
2616 : : (and:VHBF_32_64
2617 : : (not:VHBF_32_64 (match_dup 3))
2618 : : (match_operand:VHBF_32_64 1 "register_operand")))
2619 : : (set (match_dup 5)
2620 : : (and:VHBF_32_64 (match_dup 3)
2621 : : (match_operand:VHBF_32_64 2 "register_operand")))
2622 : : (set (match_operand:VHBF_32_64 0 "register_operand")
2623 : : (ior:VHBF_32_64 (match_dup 4) (match_dup 5)))]
2624 : : "TARGET_SSE"
2625 : 3 : {
2626 : 3 : operands[3] = ix86_build_signbit_mask (<MODE>mode, true, false);
2627 : :
2628 : 3 : operands[4] = gen_reg_rtx (<MODE>mode);
2629 : 3 : operands[5] = gen_reg_rtx (<MODE>mode);
2630 : : })
2631 : :
2632 : : (define_expand "xorsign<mode>3"
2633 : : [(set (match_dup 4)
2634 : 3 : (and:VHBF_32_64 (match_dup 3)
2635 : : (match_operand:VHBF_32_64 2 "register_operand")))
2636 : : (set (match_operand:VHBF_32_64 0 "register_operand")
2637 : : (xor:VHBF_32_64 (match_dup 4)
2638 : : (match_operand:VHBF_32_64 1 "register_operand")))]
2639 : : "TARGET_SSE"
2640 : 5 : {
2641 : 2 : operands[3] = ix86_build_signbit_mask (<MODE>mode, true, false);
2642 : :
2643 : 2 : operands[4] = gen_reg_rtx (<MODE>mode);
2644 : : })
2645 : 2 :
2646 : : (define_expand "signbit<mode>2"
2647 : 2 : [(set (match_operand:<mmxintvecmode> 0 "register_operand")
2648 : 4 : (lshiftrt:<mmxintvecmode>
2649 : 2 : (subreg:<mmxintvecmode>
2650 : : (match_operand:VHBF_32_64 1 "register_operand") 0)
2651 : : (match_dup 2)))]
2652 : : "TARGET_SSE2"
2653 : 2 : {
2654 : 0 : operands[1] = force_reg (<MODE>mode, operands[1]);
2655 : 0 : operands[2] = GEN_INT (GET_MODE_UNIT_BITSIZE (<MODE>mode)-1);
2656 : : })
2657 : :
2658 : 4 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2659 : : ;;
2660 : 4 : ;; Parallel half-precision FMA multiply/accumulate instructions.
2661 : 4 : ;;
2662 : 4 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2663 : :
2664 : 0 : (define_expand "fma<mode>4"
2665 : : [(set (match_operand:VHF_32_64 0 "register_operand")
2666 : : (fma:VHF_32_64
2667 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")
2668 : : (match_operand:VHF_32_64 2 "nonimmediate_operand")
2669 : 4 : (match_operand:VHF_32_64 3 "nonimmediate_operand")))]
2670 : : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2671 : 6 : {
2672 : 6 : rtx op3 = gen_reg_rtx (V8HFmode);
2673 : 6 : rtx op2 = gen_reg_rtx (V8HFmode);
2674 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2675 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
2676 : :
2677 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op3, operands[3]));
2678 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op2, operands[2]));
2679 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2680 : :
2681 : 2 : emit_insn (gen_fmav8hf4 (op0, op1, op2, op3));
2682 : :
2683 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2684 : 2 : DONE;
2685 : : })
2686 : :
2687 : : (define_expand "fms<mode>4"
2688 : : [(set (match_operand:VHF_32_64 0 "register_operand")
2689 : : (fma:VHF_32_64
2690 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")
2691 : : (match_operand:VHF_32_64 2 "nonimmediate_operand")
2692 : : (neg:VHF_32_64
2693 : : (match_operand:VHF_32_64 3 "nonimmediate_operand"))))]
2694 : : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2695 : 2 : {
2696 : 2 : rtx op3 = gen_reg_rtx (V8HFmode);
2697 : 2 : rtx op2 = gen_reg_rtx (V8HFmode);
2698 : 4 : rtx op1 = gen_reg_rtx (V8HFmode);
2699 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
2700 : 2 :
2701 : 4 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op3, operands[3]));
2702 : 4 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op2, operands[2]));
2703 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2704 : :
2705 : 2 : emit_insn (gen_fmsv8hf4 (op0, op1, op2, op3));
2706 : :
2707 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2708 : 2 : DONE;
2709 : : })
2710 : :
2711 : : (define_expand "fnma<mode>4"
2712 : : [(set (match_operand:VHF_32_64 0 "register_operand")
2713 : : (fma:VHF_32_64
2714 : : (neg:VHF_32_64
2715 : : (match_operand:VHF_32_64 1 "nonimmediate_operand"))
2716 : : (match_operand:VHF_32_64 2 "nonimmediate_operand")
2717 : : (match_operand:VHF_32_64 3 "nonimmediate_operand")))]
2718 : : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2719 : 2 : {
2720 : 2 : rtx op3 = gen_reg_rtx (V8HFmode);
2721 : 2 : rtx op2 = gen_reg_rtx (V8HFmode);
2722 : 4 : rtx op1 = gen_reg_rtx (V8HFmode);
2723 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
2724 : 2 :
2725 : 4 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op3, operands[3]));
2726 : 4 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op2, operands[2]));
2727 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2728 : :
2729 : 2 : emit_insn (gen_fnmav8hf4 (op0, op1, op2, op3));
2730 : :
2731 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2732 : 2 : DONE;
2733 : : })
2734 : :
2735 : : (define_expand "fnms<mode>4"
2736 : : [(set (match_operand:VHF_32_64 0 "register_operand" "=v,v,x")
2737 : : (fma:VHF_32_64
2738 : : (neg:VHF_32_64
2739 : : (match_operand:VHF_32_64 1 "nonimmediate_operand"))
2740 : : (match_operand:VHF_32_64 2 "nonimmediate_operand")
2741 : : (neg:VHF_32_64
2742 : : (match_operand:VHF_32_64 3 "nonimmediate_operand"))))]
2743 : : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2744 : 2 : {
2745 : 2 : rtx op3 = gen_reg_rtx (V8HFmode);
2746 : 4 : rtx op2 = gen_reg_rtx (V8HFmode);
2747 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2748 : 4 : rtx op0 = gen_reg_rtx (V8HFmode);
2749 : 2 :
2750 : 4 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op3, operands[3]));
2751 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op2, operands[2]));
2752 : 2 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2753 : :
2754 : 2 : emit_insn (gen_fnmsv8hf4 (op0, op1, op2, op3));
2755 : :
2756 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8HFmode));
2757 : 2 : DONE;
2758 : : })
2759 : :
2760 : : (define_expand "vec_fmaddsubv4hf4"
2761 : : [(match_operand:V4HF 0 "register_operand")
2762 : : (match_operand:V4HF 1 "nonimmediate_operand")
2763 : : (match_operand:V4HF 2 "nonimmediate_operand")
2764 : : (match_operand:V4HF 3 "nonimmediate_operand")]
2765 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2766 : : && TARGET_MMX_WITH_SSE
2767 : : && ix86_partial_vec_fp_math"
2768 : 1 : {
2769 : 1 : rtx op3 = gen_reg_rtx (V8HFmode);
2770 : 1 : rtx op2 = gen_reg_rtx (V8HFmode);
2771 : 1 : rtx op1 = gen_reg_rtx (V8HFmode);
2772 : 3 : rtx op0 = gen_reg_rtx (V8HFmode);
2773 : :
2774 : 3 : emit_insn (gen_movq_v4hf_to_sse (op3, operands[3]));
2775 : 3 : emit_insn (gen_movq_v4hf_to_sse (op2, operands[2]));
2776 : 3 : emit_insn (gen_movq_v4hf_to_sse (op1, operands[1]));
2777 : :
2778 : 1 : emit_insn (gen_vec_fmaddsubv8hf4 (op0, op1, op2, op3));
2779 : :
2780 : 1 : emit_move_insn (operands[0], lowpart_subreg (V4HFmode, op0, V8HFmode));
2781 : 1 : DONE;
2782 : : })
2783 : :
2784 : : (define_expand "vec_fmsubaddv4hf4"
2785 : : [(match_operand:V4HF 0 "register_operand")
2786 : : (match_operand:V4HF 1 "nonimmediate_operand")
2787 : : (match_operand:V4HF 2 "nonimmediate_operand")
2788 : : (match_operand:V4HF 3 "nonimmediate_operand")]
2789 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
2790 : : && ix86_partial_vec_fp_math
2791 : : && TARGET_MMX_WITH_SSE"
2792 : 1 : {
2793 : 1 : rtx op3 = gen_reg_rtx (V8HFmode);
2794 : 1 : rtx op2 = gen_reg_rtx (V8HFmode);
2795 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
2796 : 1 : rtx op0 = gen_reg_rtx (V8HFmode);
2797 : 1 :
2798 : 2 : emit_insn (gen_movq_v4hf_to_sse (op3, operands[3]));
2799 : 2 : emit_insn (gen_movq_v4hf_to_sse (op2, operands[2]));
2800 : 1 : emit_insn (gen_movq_v4hf_to_sse (op1, operands[1]));
2801 : :
2802 : 1 : emit_insn (gen_vec_fmsubaddv8hf4 (op0, op1, op2, op3));
2803 : :
2804 : 1 : emit_move_insn (operands[0], lowpart_subreg (V4HFmode, op0, V8HFmode));
2805 : 1 : DONE;
2806 : : })
2807 : :
2808 : : (define_expand "fma<mode>4"
2809 : : [(set (match_operand:VBF_32_64 0 "register_operand")
2810 : : (fma:VBF_32_64
2811 : : (match_operand:VBF_32_64 1 "nonimmediate_operand")
2812 : : (match_operand:VBF_32_64 2 "nonimmediate_operand")
2813 : : (match_operand:VBF_32_64 3 "nonimmediate_operand")))]
2814 : : "TARGET_AVX10_2"
2815 : 2 : {
2816 : 2 : rtx op0 = gen_reg_rtx (V8BFmode);
2817 : 2 : rtx op1 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[1]), <MODE>mode);
2818 : 2 : rtx op2 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[2]), <MODE>mode);
2819 : 3 : rtx op3 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[3]), <MODE>mode);
2820 : :
2821 : 3 : emit_insn (gen_fmav8bf4 (op0, op1, op2, op3));
2822 : 1 :
2823 : 3 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8BFmode));
2824 : 2 : DONE;
2825 : : })
2826 : :
2827 : : (define_expand "fms<mode>4"
2828 : : [(set (match_operand:VBF_32_64 0 "register_operand")
2829 : : (fma:VBF_32_64
2830 : : (match_operand:VBF_32_64 1 "nonimmediate_operand")
2831 : : (match_operand:VBF_32_64 2 "nonimmediate_operand")
2832 : : (neg:VBF_32_64
2833 : : (match_operand:VBF_32_64 3 "nonimmediate_operand"))))]
2834 : : "TARGET_AVX10_2"
2835 : 2 : {
2836 : 2 : rtx op0 = gen_reg_rtx (V8BFmode);
2837 : 2 : rtx op1 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[1]), <MODE>mode);
2838 : 4 : rtx op2 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[2]), <MODE>mode);
2839 : 2 : rtx op3 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[3]), <MODE>mode);
2840 : 2 :
2841 : 4 : emit_insn (gen_fmsv8bf4 (op0, op1, op2, op3));
2842 : 2 :
2843 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8BFmode));
2844 : 2 : DONE;
2845 : : })
2846 : :
2847 : : (define_expand "fnma<mode>4"
2848 : : [(set (match_operand:VBF_32_64 0 "register_operand")
2849 : : (fma:VBF_32_64
2850 : : (neg:VBF_32_64
2851 : : (match_operand:VBF_32_64 1 "nonimmediate_operand"))
2852 : : (match_operand:VBF_32_64 2 "nonimmediate_operand")
2853 : : (match_operand:VBF_32_64 3 "nonimmediate_operand")))]
2854 : : "TARGET_AVX10_2"
2855 : 2 : {
2856 : 2 : rtx op0 = gen_reg_rtx (V8BFmode);
2857 : 2 : rtx op1 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[1]), <MODE>mode);
2858 : 6 : rtx op2 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[2]), <MODE>mode);
2859 : 2 : rtx op3 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[3]), <MODE>mode);
2860 : 4 :
2861 : 6 : emit_insn (gen_fnmav8bf4 (op0, op1, op2, op3));
2862 : 4 :
2863 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8BFmode));
2864 : 2 : DONE;
2865 : : })
2866 : :
2867 : : (define_expand "fnms<mode>4"
2868 : : [(set (match_operand:VBF_32_64 0 "register_operand")
2869 : : (fma:VBF_32_64
2870 : : (neg:VBF_32_64
2871 : : (match_operand:VBF_32_64 1 "nonimmediate_operand"))
2872 : : (match_operand:VBF_32_64 2 "nonimmediate_operand")
2873 : : (neg:VBF_32_64
2874 : : (match_operand:VBF_32_64 3 "nonimmediate_operand"))))]
2875 : : "TARGET_AVX10_2"
2876 : 2 : {
2877 : 2 : rtx op0 = gen_reg_rtx (V8BFmode);
2878 : 6 : rtx op1 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[1]), <MODE>mode);
2879 : 2 : rtx op2 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[2]), <MODE>mode);
2880 : 6 : rtx op3 = lowpart_subreg (V8BFmode, force_reg (<MODE>mode, operands[3]), <MODE>mode);
2881 : 4 :
2882 : 6 : emit_insn (gen_fnmsv8bf4 (op0, op1, op2, op3));
2883 : :
2884 : 2 : emit_move_insn (operands[0], lowpart_subreg (<MODE>mode, op0, V8BFmode));
2885 : 2 : DONE;
2886 : : })
2887 : :
2888 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2889 : : ;;
2890 : : ;; Parallel half-precision floating point complex type operations
2891 : : ;;
2892 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2893 : :
2894 : : (define_expand "cmlav4hf4"
2895 : : [(match_operand:V4HF 0 "register_operand")
2896 : : (match_operand:V4HF 1 "vector_operand")
2897 : : (match_operand:V4HF 2 "vector_operand")
2898 : : (match_operand:V4HF 3 "vector_operand")]
2899 : : "TARGET_AVX512FP16 && TARGET_AVX512VL"
2900 : 3 : {
2901 : 1 : rtx op3 = gen_reg_rtx (V8HFmode);
2902 : 3 : rtx op2 = gen_reg_rtx (V8HFmode);
2903 : 3 : rtx op1 = gen_reg_rtx (V8HFmode);
2904 : 3 : rtx op0 = gen_reg_rtx (V8HFmode);
2905 : :
2906 : 1 : emit_insn (gen_movq_v4hf_to_sse (op3, operands[3]));
2907 : 1 : emit_insn (gen_movq_v4hf_to_sse (op2, operands[2]));
2908 : 1 : emit_insn (gen_movq_v4hf_to_sse (op1, operands[1]));
2909 : :
2910 : 1 : emit_insn (gen_cmlav8hf4 (op0, op1, op2, op3));
2911 : :
2912 : 1 : emit_move_insn (operands[0], lowpart_subreg (V4HFmode, op0, V8HFmode));
2913 : 1 : DONE;
2914 : : })
2915 : :
2916 : : (define_expand "cmla_conjv4hf4"
2917 : : [(match_operand:V4HF 0 "register_operand")
2918 : : (match_operand:V4HF 1 "vector_operand")
2919 : : (match_operand:V4HF 2 "vector_operand")
2920 : : (match_operand:V4HF 3 "vector_operand")]
2921 : : "TARGET_AVX512FP16 && TARGET_AVX512VL"
2922 : 1 : {
2923 : 1 : rtx op3 = gen_reg_rtx (V8HFmode);
2924 : 1 : rtx op2 = gen_reg_rtx (V8HFmode);
2925 : 1 : rtx op1 = gen_reg_rtx (V8HFmode);
2926 : 1 : rtx op0 = gen_reg_rtx (V8HFmode);
2927 : 3 :
2928 : 1 : emit_insn (gen_movq_v4hf_to_sse (op3, operands[3]));
2929 : 4 : emit_insn (gen_movq_v4hf_to_sse (op2, operands[2]));
2930 : 4 : emit_insn (gen_movq_v4hf_to_sse (op1, operands[1]));
2931 : 3 :
2932 : 1 : emit_insn (gen_cmla_conjv8hf4 (op0, op1, op2, op3));
2933 : :
2934 : 1 : emit_move_insn (operands[0], lowpart_subreg (V4HFmode, op0, V8HFmode));
2935 : 1 : DONE;
2936 : : })
2937 : :
2938 : : (define_expand "cmulv4hf3"
2939 : : [(match_operand:V4HF 0 "register_operand")
2940 : : (match_operand:V4HF 1 "vector_operand")
2941 : : (match_operand:V4HF 2 "vector_operand")]
2942 : : "TARGET_AVX512FP16 && TARGET_AVX512VL"
2943 : 1 : {
2944 : 1 : rtx op2 = gen_reg_rtx (V8HFmode);
2945 : 1 : rtx op1 = gen_reg_rtx (V8HFmode);
2946 : 1 : rtx op0 = gen_reg_rtx (V8HFmode);
2947 : :
2948 : 1 : emit_insn (gen_movq_v4hf_to_sse (op2, operands[2]));
2949 : 2 : emit_insn (gen_movq_v4hf_to_sse (op1, operands[1]));
2950 : :
2951 : 2 : emit_insn (gen_cmulv8hf3 (op0, op1, op2));
2952 : 2 : emit_move_insn (operands[0], lowpart_subreg (V4HFmode, op0, V8HFmode));
2953 : 2 : DONE;
2954 : : })
2955 : :
2956 : : (define_expand "cmul_conjv4hf3"
2957 : : [(match_operand:V4HF 0 "register_operand")
2958 : : (match_operand:V4HF 1 "vector_operand")
2959 : : (match_operand:V4HF 2 "vector_operand")]
2960 : : "TARGET_AVX512FP16 && TARGET_AVX512VL"
2961 : 1 : {
2962 : 1 : rtx op2 = gen_reg_rtx (V8HFmode);
2963 : 1 : rtx op1 = gen_reg_rtx (V8HFmode);
2964 : 1 : rtx op0 = gen_reg_rtx (V8HFmode);
2965 : :
2966 : 2 : emit_insn (gen_movq_v4hf_to_sse (op2, operands[2]));
2967 : 1 : emit_insn (gen_movq_v4hf_to_sse (op1, operands[1]));
2968 : 1 :
2969 : 2 : emit_insn (gen_cmul_conjv8hf3 (op0, op1, op2));
2970 : 2 : emit_move_insn (operands[0], lowpart_subreg (V4HFmode, op0, V8HFmode));
2971 : 1 : DONE;
2972 : : })
2973 : :
2974 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2975 : : ;;
2976 : : ;; Parallel half-precision floating point conversion operations
2977 : : ;;
2978 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
2979 : :
2980 : : (define_expand "fix<fixunssuffix>_trunc<mode><mmxintvecmodelower>2"
2981 : : [(set (match_operand:<mmxintvecmode> 0 "register_operand")
2982 : : (any_fix:<mmxintvecmode>
2983 : : (match_operand:VHF_32_64 1 "nonimmediate_operand")))]
2984 : 1 : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
2985 : 8 : {
2986 : 9 : rtx op1 = gen_reg_rtx (V8HFmode);
2987 : 9 : rtx op0 = gen_reg_rtx (V8HImode);
2988 : 1 :
2989 : 8 : emit_insn (gen_mov<mov_to_sse_suffix>_<mode>_to_sse (op1, operands[1]));
2990 : :
2991 : 8 : emit_insn (gen_fix<fixunssuffix>_truncv8hfv8hi2 (op0, op1));
2992 : :
2993 : 8 : emit_move_insn (operands[0],
2994 : : lowpart_subreg (<mmxintvecmode>mode, op0, V8HImode));
2995 : 8 : DONE;
2996 : : })
2997 : :
2998 : : (define_expand "fix<fixunssuffix>_truncv2hfv2si2"
2999 : : [(set (match_operand:V2SI 0 "register_operand")
3000 : : (any_fix:V2SI
3001 : : (match_operand:V2HF 1 "nonimmediate_operand")))]
3002 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
3003 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
3004 : 2 : {
3005 : 2 : rtx op1 = gen_reg_rtx (V8HFmode);
3006 : 2 : rtx op0 = gen_reg_rtx (V4SImode);
3007 : :
3008 : 8 : emit_insn (gen_movd_v2hf_to_sse (op1, operands[1]));
3009 : :
3010 : 8 : emit_insn (gen_avx512fp16_fix<fixunssuffix>_truncv4si2 (op0, op1));
3011 : 6 :
3012 : 8 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
3013 : 2 : DONE;
3014 : : })
3015 : :
3016 : : (define_expand "float<floatunssuffix><mmxintvecmodelower><mode>2"
3017 : : [(set (match_operand:VHF_32_64 0 "register_operand")
3018 : : (any_float:VHF_32_64
3019 : : (match_operand:<mmxintvecmode> 1 "nonimmediate_operand")))]
3020 : : "TARGET_AVX512FP16 && TARGET_AVX512VL && ix86_partial_vec_fp_math"
3021 : 8 : {
3022 : 8 : rtx op1 = gen_reg_rtx (V8HImode);
3023 : 8 : rtx op0 = gen_reg_rtx (V8HFmode);
3024 : :
3025 : 8 : rtx (*gen_movd_sse) (rtx, rtx)
3026 : 4 : = gen_mov<mov_to_sse_suffix>_<mmxintvecmodelower>_to_sse;
3027 : 8 : emit_insn (gen_movd_sse (op1, operands[1]));
3028 : 4 :
3029 : 12 : emit_insn (gen_float<floatunssuffix>v8hiv8hf2 (op0, op1));
3030 : 4 :
3031 : 8 : emit_move_insn (operands[0],
3032 : : lowpart_subreg (<MODE>mode, op0, V8HFmode));
3033 : 8 : DONE;
3034 : : })
3035 : :
3036 : : (define_expand "float<floatunssuffix>v2siv2hf2"
3037 : : [(set (match_operand:V2HF 0 "register_operand")
3038 : : (any_float:V2HF
3039 : : (match_operand:V2SI 1 "nonimmediate_operand")))]
3040 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
3041 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
3042 : 2 : {
3043 : 2 : rtx op1 = gen_reg_rtx (V4SImode);
3044 : 2 : rtx op0 = gen_reg_rtx (V8HFmode);
3045 : :
3046 : 5 : emit_insn (gen_movq_v2si_to_sse (op1, operands[1]));
3047 : 1 :
3048 : 5 : emit_insn (gen_avx512fp16_float<floatunssuffix>v4siv4hf2 (op0, op1));
3049 : 4 :
3050 : 5 : emit_move_insn (operands[0], lowpart_subreg (V2HFmode, op0, V8HFmode));
3051 : 3 : DONE;
3052 : : })
3053 : :
3054 : : (define_expand "extendv2hfv2sf2"
3055 : : [(set (match_operand:V2SF 0 "register_operand")
3056 : : (float_extend:V2SF
3057 : : (match_operand:V2HF 1 "nonimmediate_operand")))]
3058 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
3059 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
3060 : 1 : {
3061 : 1 : rtx op1 = gen_reg_rtx (V8HFmode);
3062 : 1 : rtx op0 = gen_reg_rtx (V4SFmode);
3063 : :
3064 : 77 : emit_insn (gen_movd_v2hf_to_sse (op1, operands[1]));
3065 : :
3066 : 77 : emit_insn (gen_avx512fp16_float_extend_phv4sf2 (op0, op1));
3067 : 76 :
3068 : 77 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
3069 : 1 : DONE;
3070 : : })
3071 : :
3072 : : (define_expand "truncv2sfv2hf2"
3073 : : [(set (match_operand:V2HF 0 "register_operand")
3074 : : (float_truncate:V2HF
3075 : : (match_operand:V2SF 1 "nonimmediate_operand")))]
3076 : : "TARGET_AVX512FP16 && TARGET_AVX512VL
3077 : : && TARGET_MMX_WITH_SSE && ix86_partial_vec_fp_math"
3078 : 1 : {
3079 : 1 : rtx op1 = gen_reg_rtx (V4SFmode);
3080 : 1 : rtx op0 = gen_reg_rtx (V8HFmode);
3081 : :
3082 : 1 : emit_insn (gen_movq_v2sf_to_sse (op1, operands[1]));
3083 : 0 :
3084 : 1 : emit_insn (gen_avx512fp16_truncv4sfv4hf2 (op0, op1));
3085 : 0 :
3086 : 1 : emit_move_insn (operands[0], lowpart_subreg (V2HFmode, op0, V8HFmode));
3087 : 1 : DONE;
3088 : : })
3089 : :
3090 : : (define_expand "truncv2sfv2bf2"
3091 : : [(set (match_operand:V2BF 0 "register_operand")
3092 : : (float_truncate:V2BF
3093 : : (match_operand:V2SF 1 "nonimmediate_operand")))]
3094 : : "TARGET_SSSE3 && TARGET_MMX_WITH_SSE
3095 : : && !HONOR_NANS (BFmode) && !flag_rounding_math
3096 : : && (flag_unsafe_math_optimizations
3097 : : || TARGET_AVXNECONVERT
3098 : : || (TARGET_AVX512BF16 && TARGET_AVX512VL))"
3099 : 2 : {
3100 : 35 : rtx op1 = gen_reg_rtx (V4SFmode);
3101 : 2 : rtx op0 = gen_reg_rtx (V4BFmode);
3102 : 33 :
3103 : 35 : emit_move_insn (op1, lowpart_subreg (V4SFmode,
3104 : 33 : force_reg (V2SFmode, operands[1]),
3105 : : V2SFmode));
3106 : 2 : emit_insn (gen_truncv4sfv4bf2 (op0, op1));
3107 : :
3108 : 2 : emit_move_insn (operands[0], lowpart_subreg (V2BFmode, op0, V4BFmode));
3109 : 2 : DONE;
3110 : : })
3111 : :
3112 : : (define_expand "extendv2bfv2sf2"
3113 : : [(set (match_operand:V2SF 0 "register_operand")
3114 : : (float_extend:V2SF
3115 : : (match_operand:V2BF 1 "nonimmediate_operand")))]
3116 : : "TARGET_SSE2 && TARGET_MMX_WITH_SSE && !HONOR_NANS (BFmode)"
3117 : 2 : {
3118 : 2 : rtx op0 = gen_reg_rtx (V4SFmode);
3119 : 2 : rtx op1 = gen_reg_rtx (V4BFmode);
3120 : :
3121 : 2 : emit_move_insn (op1, lowpart_subreg (V4BFmode,
3122 : 33 : force_reg (V2BFmode, operands[1]),
3123 : : V2BFmode));
3124 : 35 : emit_insn (gen_extendv4bfv4sf2 (op0, op1));
3125 : 33 :
3126 : 35 : emit_move_insn (operands[0], lowpart_subreg (V2SFmode, op0, V4SFmode));
3127 : 2 : DONE;
3128 : : })
3129 : :
3130 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
3131 : : ;;
3132 : : ;; Parallel integral arithmetic
3133 : : ;;
3134 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
3135 : :
3136 : : (define_expand "neg<mode>2"
3137 : : [(set (match_operand:MMXMODEI 0 "register_operand")
3138 : : (minus:MMXMODEI
3139 : : (match_dup 2)
3140 : 40 : (match_operand:MMXMODEI 1 "register_operand")))]
3141 : : "TARGET_MMX_WITH_SSE"
3142 : 117 : "operands[2] = force_reg (<MODE>mode, CONST0_RTX (<MODE>mode));")
3143 : 40 :
3144 : 40 : (define_expand "neg<mode>2"
3145 : : [(set (match_operand:VI_32 0 "register_operand")
3146 : 77 : (minus:VI_32
3147 : : (match_dup 2)
3148 : : (match_operand:VI_32 1 "register_operand")))]
3149 : : "TARGET_SSE2"
3150 : 79 : "operands[2] = force_reg (<MODE>mode, CONST0_RTX (<MODE>mode));")
3151 : :
3152 : : (define_insn "negv2qi2"
3153 : : [(set (match_operand:V2QI 0 "register_operand" "=?Q,&Yw")
3154 : 2 : (neg:V2QI
3155 : 102 : (match_operand:V2QI 1 "register_operand" "0,Yw")))
3156 : : (clobber (reg:CC FLAGS_REG))]
3157 : 112 : "!TARGET_PARTIAL_REG_STALL || optimize_size || TARGET_SSE2"
3158 : 104 : "#"
3159 : 105 : [(set_attr "isa" "*,sse2")
3160 : 3 : (set_attr "type" "multi")
3161 : : (set_attr "mode" "QI,TI")
3162 : : (set (attr "enabled")
3163 : 46 : (cond [(and (eq_attr "alternative" "0")
3164 : : (and (match_test "TARGET_PARTIAL_REG_STALL")
3165 : 37408 : (not (match_test "optimize_function_for_size_p (cfun)"))))
3166 : 37409 : (symbol_ref "false")
3167 : 47 : ]
3168 : 5787 : (const_string "*")))])
3169 : 5788 :
3170 : 1 : (define_split
3171 : : [(set (match_operand:V2QI 0 "general_reg_operand")
3172 : : (neg:V2QI
3173 : : (match_operand:V2QI 1 "general_reg_operand")))
3174 : : (clobber (reg:CC FLAGS_REG))]
3175 : 1 : "(!TARGET_PARTIAL_REG_STALL || optimize_function_for_size_p (cfun))
3176 : 1 : && reload_completed"
3177 : 1 : [(parallel
3178 : 1 : [(set (strict_low_part (match_dup 0))
3179 : 0 : (neg:QI (match_dup 1)))
3180 : 1 : (clobber (reg:CC FLAGS_REG))])
3181 : : (parallel
3182 : : [(set (zero_extract:HI (match_dup 2) (const_int 8) (const_int 8))
3183 : : (subreg:HI
3184 : : (neg:QI
3185 : : (subreg:QI
3186 : : (zero_extract:HI (match_dup 3)
3187 : : (const_int 8)
3188 : : (const_int 8)) 0)) 0))
3189 : : (clobber (reg:CC FLAGS_REG))])]
3190 : 1 : {
3191 : 1 : operands[3] = lowpart_subreg (HImode, operands[1], V2QImode);
3192 : 1 : operands[2] = lowpart_subreg (HImode, operands[0], V2QImode);
3193 : 1 : operands[1] = lowpart_subreg (QImode, operands[1], V2QImode);
3194 : 1 : operands[0] = lowpart_subreg (QImode, operands[0], V2QImode);
3195 : : })
3196 : :
3197 : : (define_split
3198 : 1 : [(set (match_operand:V2QI 0 "sse_reg_operand")
3199 : : (neg:V2QI
3200 : : (match_operand:V2QI 1 "sse_reg_operand")))
3201 : : (clobber (reg:CC FLAGS_REG))]
3202 : 0 : "TARGET_SSE2 && reload_completed"
3203 : 1 : [(set (match_dup 0) (match_dup 2))
3204 : 0 : (set (match_dup 0)
3205 : : (minus:V16QI (match_dup 0) (match_dup 1)))]
3206 : 3467 : {
3207 : 3468 : operands[2] = CONST0_RTX (V16QImode);
3208 : 0 : operands[1] = lowpart_subreg (V16QImode, operands[1], V2QImode);
3209 : 52 : operands[0] = lowpart_subreg (V16QImode, operands[0], V2QImode);
3210 : 104 : })
3211 : :
3212 : 1041 : (define_expand "mmx_<insn><mode>3"
3213 : 0 : [(set (match_operand:MMXMODEI8 0 "register_operand")
3214 : 1041 : (plusminus:MMXMODEI8
3215 : 1041 : (match_operand:MMXMODEI8 1 "register_mmxmem_operand")
3216 : : (match_operand:MMXMODEI8 2 "register_mmxmem_operand")))]
3217 : 0 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
3218 : 254 : "ix86_fixup_binary_operands_no_copy (<CODE>, <MODE>mode, operands);")
3219 : 1041 :
3220 : : (define_expand "<insn><mode>3"
3221 : : [(set (match_operand:MMXMODEI 0 "register_operand")
3222 : 6006 : (plusminus:MMXMODEI
3223 : : (match_operand:MMXMODEI 1 "register_operand")
3224 : 5785 : (match_operand:MMXMODEI 2 "register_operand")))]
3225 : 5752 : "TARGET_MMX_WITH_SSE")
3226 : 287 :
3227 : 33 : (define_insn "*mmx_<insn><mode>3"
3228 : 33 : [(set (match_operand:MMXMODEI8 0 "register_operand" "=y,x,<Yv_Yw>")
3229 : 5752 : (plusminus:MMXMODEI8
3230 : : (match_operand:MMXMODEI8 1 "register_mmxmem_operand"
3231 : 2196 : "<comm>0,0,<Yv_Yw>")
3232 : 227 : (match_operand:MMXMODEI8 2 "register_mmxmem_operand"
3233 : 2196 : "ym,x,<Yv_Yw>")))]
3234 : 10957 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3235 : 101840 : && ix86_binary_operator_ok (<CODE>, <MODE>mode, operands)"
3236 : 52457 : "@
3237 : 33 : p<plusminus_mnemonic><mmxvecsize>\t{%2, %0|%0, %2}
3238 : 2229 : p<plusminus_mnemonic><mmxvecsize>\t{%2, %0|%0, %2}
3239 : 141606 : vp<plusminus_mnemonic><mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
3240 : 141606 : [(set_attr "isa" "*,sse2_noavx,avx")
3241 : 141606 : (set_attr "mmx_isa" "native,*,*")
3242 : : (set_attr "type" "mmxadd,sseadd,sseadd")
3243 : 235366 : (set_attr "mode" "DI,TI,TI")])
3244 : :
3245 : 142 : (define_insn "<insn><mode>3"
3246 : 142 : [(set (match_operand:VI_32 0 "register_operand" "=x,Yw")
3247 : 142 : (plusminus:VI_32
3248 : : (match_operand:VI_32 1 "register_operand" "<comm>0,Yw")
3249 : : (match_operand:VI_32 2 "register_operand" "x,Yw")))]
3250 : 10017 : "TARGET_SSE2"
3251 : : "@
3252 : : p<plusminus_mnemonic><mmxvecsize>\t{%2, %0|%0, %2}
3253 : : vp<plusminus_mnemonic><mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
3254 : 11943 : [(set_attr "isa" "noavx,avx")
3255 : 1712 : (set_attr "type" "sseadd")
3256 : 10231 : (set_attr "mode" "TI")])
3257 : 1712 :
3258 : 11943 : (define_insn "<insn>v2qi3"
3259 : : [(set (match_operand:V2QI 0 "register_operand" "=?Q,x,Yw")
3260 : 1712 : (plusminus:V2QI
3261 : : (match_operand:V2QI 1 "register_operand" "<comm>0,0,Yw")
3262 : : (match_operand:V2QI 2 "register_operand" "Q,x,Yw")))
3263 : : (clobber (reg:CC FLAGS_REG))]
3264 : 2240 : "!TARGET_PARTIAL_REG_STALL || optimize_size || TARGET_SSE2"
3265 : : "#"
3266 : 553 : [(set_attr "isa" "*,sse2_noavx,avx")
3267 : 553 : (set_attr "type" "multi,sseadd,sseadd")
3268 : : (set_attr "mode" "QI,TI,TI")
3269 : : (set (attr "enabled")
3270 : : (cond [(and (eq_attr "alternative" "0")
3271 : 8061012 : (and (match_test "TARGET_PARTIAL_REG_STALL")
3272 : 7384 : (not (match_test "optimize_function_for_size_p (cfun)"))))
3273 : 7413 : (symbol_ref "false")
3274 : 176 : ]
3275 : 123537 : (const_string "*")))])
3276 : 7254 :
3277 : 17 : (define_split
3278 : 7254 : [(set (match_operand:V2QI 0 "general_reg_operand")
3279 : : (plusminus:V2QI
3280 : 1663 : (match_operand:V2QI 1 "general_reg_operand")
3281 : 1663 : (match_operand:V2QI 2 "general_reg_operand")))
3282 : 1663 : (clobber (reg:CC FLAGS_REG))]
3283 : 1805 : "(!TARGET_PARTIAL_REG_STALL || optimize_function_for_size_p (cfun))
3284 : 191 : && reload_completed"
3285 : 3472 : [(parallel
3286 : 942 : [(set (strict_low_part (match_dup 0))
3287 : 51 : (plusminus:QI (match_dup 1) (match_dup 2)))
3288 : 51 : (clobber (reg:CC FLAGS_REG))])
3289 : 942 : (parallel
3290 : : [(set (zero_extract:HI (match_dup 3) (const_int 8) (const_int 8))
3291 : : (subreg:HI
3292 : : (plusminus:QI
3293 : : (subreg:QI
3294 : : (zero_extract:HI (match_dup 4)
3295 : : (const_int 8)
3296 : : (const_int 8)) 0)
3297 : : (subreg:QI
3298 : : (zero_extract:HI (match_dup 5)
3299 : : (const_int 8)
3300 : : (const_int 8)) 0)) 0))
3301 : : (clobber (reg:CC FLAGS_REG))])]
3302 : 176 : {
3303 : 176 : operands[5] = lowpart_subreg (HImode, operands[2], V2QImode);
3304 : 176 : operands[4] = lowpart_subreg (HImode, operands[1], V2QImode);
3305 : 176 : operands[3] = lowpart_subreg (HImode, operands[0], V2QImode);
3306 : 176 : operands[2] = lowpart_subreg (QImode, operands[2], V2QImode);
3307 : 176 : operands[1] = lowpart_subreg (QImode, operands[1], V2QImode);
3308 : 176 : operands[0] = lowpart_subreg (QImode, operands[0], V2QImode);
3309 : : })
3310 : :
3311 : : (define_split
3312 : 176 : [(set (match_operand:V2QI 0 "sse_reg_operand")
3313 : : (plusminus:V2QI
3314 : : (match_operand:V2QI 1 "sse_reg_operand")
3315 : : (match_operand:V2QI 2 "sse_reg_operand")))
3316 : : (clobber (reg:CC FLAGS_REG))]
3317 : 51 : "TARGET_SSE2 && reload_completed"
3318 : 891 : [(set (match_dup 0)
3319 : 51 : (plusminus:V16QI (match_dup 1) (match_dup 2)))]
3320 : 51 : {
3321 : 2915132 : operands[2] = lowpart_subreg (V16QImode, operands[2], V2QImode);
3322 : 1517828 : operands[1] = lowpart_subreg (V16QImode, operands[1], V2QImode);
3323 : 1397531 : operands[0] = lowpart_subreg (V16QImode, operands[0], V2QImode);
3324 : 1397480 : })
3325 : 70 :
3326 : 70 : (define_expand "mmx_<insn><mode>3"
3327 : 1048 : [(set (match_operand:MMXMODE12 0 "register_operand")
3328 : 19 : (sat_plusminus:MMXMODE12
3329 : 1067 : (match_operand:MMXMODE12 1 "register_mmxmem_operand")
3330 : 972 : (match_operand:MMXMODE12 2 "register_mmxmem_operand")))]
3331 : 1023 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
3332 : 208 : "ix86_fixup_binary_operands_no_copy (<CODE>, <MODE>mode, operands);")
3333 : :
3334 : : (define_expand "<insn><mode>3"
3335 : : [(set (match_operand:MMXMODE12 0 "register_operand")
3336 : 278 : (sat_plusminus:MMXMODE12
3337 : : (match_operand:MMXMODE12 1 "register_operand")
3338 : 2 : (match_operand:MMXMODE12 2 "register_operand")))]
3339 : 2 : "TARGET_MMX_WITH_SSE")
3340 : 276 :
3341 : : (define_insn "*mmx_<insn><mode>3"
3342 : : [(set (match_operand:MMXMODE12 0 "register_operand" "=y,x,Yw")
3343 : 2 : (sat_plusminus:MMXMODE12
3344 : : (match_operand:MMXMODE12 1 "register_mmxmem_operand" "<comm>0,0,Yw")
3345 : 98 : (match_operand:MMXMODE12 2 "register_mmxmem_operand" "ym,x,Yw")))]
3346 : 232 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3347 : 1820 : && ix86_binary_operator_ok (<CODE>, <MODE>mode, operands)"
3348 : 451 : "@
3349 : 68 : p<plusminus_mnemonic><mmxvecsize>\t{%2, %0|%0, %2}
3350 : 353 : p<plusminus_mnemonic><mmxvecsize>\t{%2, %0|%0, %2}
3351 : 1352 : vp<plusminus_mnemonic><mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
3352 : 1064 : [(set_attr "isa" "*,sse2_noavx,avx")
3353 : 26 : (set_attr "mmx_isa" "native,*,*")
3354 : : (set_attr "type" "mmxadd,sseadd,sseadd")
3355 : 320 : (set_attr "mode" "DI,TI,TI")])
3356 : :
3357 : 393 : (define_insn "<insn><mode>3"
3358 : 39 : [(set (match_operand:VI_16_32 0 "register_operand" "=x,Yw")
3359 : 393 : (sat_plusminus:VI_16_32
3360 : 444 : (match_operand:VI_16_32 1 "register_operand" "<comm>0,Yw")
3361 : 430 : (match_operand:VI_16_32 2 "register_operand" "x,Yw")))]
3362 : 196 : "TARGET_SSE2"
3363 : 12 : "@
3364 : 14 : p<plusminus_mnemonic><mmxvecsize>\t{%2, %0|%0, %2}
3365 : 17 : vp<plusminus_mnemonic><mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
3366 : 444 : [(set_attr "isa" "noavx,avx")
3367 : 444 : (set_attr "type" "sseadd")
3368 : : (set_attr "mode" "TI")])
3369 : 48 :
3370 : 337 : (define_insn "mulv2si3"
3371 : 15339 : [(set (match_operand:V2SI 0 "register_operand" "=Yr,*x,v")
3372 : 13881 : (mult:V2SI
3373 : 13546 : (match_operand:V2SI 1 "register_operand" "%0,0,v")
3374 : 1462 : (match_operand:V2SI 2 "register_operand" "Yr,*x,v")))]
3375 : 5538 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
3376 : : "@
3377 : 332354 : pmulld\t{%2, %0|%0, %2}
3378 : 331297 : pmulld\t{%2, %0|%0, %2}
3379 : 337524 : vpmulld\t{%2, %1, %0|%0, %1, %2}"
3380 : 7281 : [(set_attr "isa" "noavx,noavx,avx")
3381 : : (set_attr "type" "sseimul")
3382 : 10536 : (set_attr "prefix_extra" "1")
3383 : 196 : (set_attr "prefix" "orig,orig,vex")
3384 : 540 : (set_attr "btver2_decode" "vector")
3385 : 0 : (set_attr "mode" "TI")])
3386 : 0 :
3387 : 0 : (define_expand "mmx_mulv4hi3"
3388 : : [(set (match_operand:V4HI 0 "register_operand")
3389 : : (mult:V4HI (match_operand:V4HI 1 "register_mmxmem_operand")
3390 : : (match_operand:V4HI 2 "register_mmxmem_operand")))]
3391 : : "TARGET_MMX || TARGET_MMX_WITH_SSE"
3392 : 33 : "ix86_fixup_binary_operands_no_copy (MULT, V4HImode, operands);")
3393 : :
3394 : : (define_expand "mulv4hi3"
3395 : : [(set (match_operand:V4HI 0 "register_operand")
3396 : 33 : (mult:V4HI (match_operand:V4HI 1 "register_operand")
3397 : : (match_operand:V4HI 2 "register_operand")))]
3398 : : "TARGET_MMX_WITH_SSE")
3399 : :
3400 : 33 : (define_insn "*mmx_mulv4hi3"
3401 : : [(set (match_operand:V4HI 0 "register_operand" "=y,x,Yw")
3402 : : (mult:V4HI (match_operand:V4HI 1 "register_mmxmem_operand" "%0,0,Yw")
3403 : : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw")))]
3404 : 4113 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3405 : 4135 : && ix86_binary_operator_ok (MULT, V4HImode, operands)"
3406 : 2114 : "@
3407 : 22 : pmullw\t{%2, %0|%0, %2}
3408 : 22 : pmullw\t{%2, %0|%0, %2}
3409 : 10059 : vpmullw\t{%2, %1, %0|%0, %1, %2}"
3410 : 10037 : [(set_attr "isa" "*,sse2_noavx,avx")
3411 : : (set_attr "mmx_isa" "native,*,*")
3412 : 10037 : (set_attr "type" "mmxmul,ssemul,ssemul")
3413 : : (set_attr "mode" "DI,TI,TI")])
3414 : :
3415 : : (define_insn "mulv2hi3"
3416 : : [(set (match_operand:V2HI 0 "register_operand" "=x,Yw")
3417 : : (mult:V2HI (match_operand:V2HI 1 "register_operand" "%0,Yw")
3418 : : (match_operand:V2HI 2 "register_operand" "x,Yw")))]
3419 : 8363 : "TARGET_SSE2"
3420 : : "@
3421 : : pmullw\t{%2, %0|%0, %2}
3422 : : vpmullw\t{%2, %1, %0|%0, %1, %2}"
3423 : : [(set_attr "isa" "noavx,avx")
3424 : : (set_attr "type" "ssemul")
3425 : : (set_attr "mode" "TI")])
3426 : :
3427 : 402403 : (define_expand "mulv8qi3"
3428 : 402403 : [(set (match_operand:V8QI 0 "register_operand")
3429 : 402403 : (mult:V8QI (match_operand:V8QI 1 "register_operand")
3430 : : (match_operand:V8QI 2 "register_operand")))]
3431 : 209157 : "TARGET_MMX_WITH_SSE"
3432 : 209514 : {
3433 : 357 : ix86_expand_vecop_qihi_partial (MULT, operands[0], operands[1], operands[2]);
3434 : 40415 : DONE;
3435 : 40058 : })
3436 : 40058 :
3437 : 40058 : (define_expand "mulv4qi3"
3438 : 40058 : [(set (match_operand:V4QI 0 "register_operand")
3439 : 40058 : (mult:V4QI (match_operand:V4QI 1 "register_operand")
3440 : : (match_operand:V4QI 2 "register_operand")))]
3441 : 22110 : "TARGET_SSE2"
3442 : 23060 : {
3443 : 23060 : ix86_expand_vecop_qihi_partial (MULT, operands[0], operands[1], operands[2]);
3444 : 950 : DONE;
3445 : : })
3446 : 42702 :
3447 : : (define_expand "mmx_smulv4hi3_highpart"
3448 : 11 : [(set (match_operand:V4HI 0 "register_operand")
3449 : : (truncate:V4HI
3450 : 11 : (lshiftrt:V4SI
3451 : 11 : (mult:V4SI
3452 : : (sign_extend:V4SI
3453 : : (match_operand:V4HI 1 "register_mmxmem_operand"))
3454 : : (sign_extend:V4SI
3455 : 11 : (match_operand:V4HI 2 "register_mmxmem_operand")))
3456 : : (const_int 16))))]
3457 : : "TARGET_MMX || TARGET_MMX_WITH_SSE"
3458 : 56 : "ix86_fixup_binary_operands_no_copy (MULT, V4HImode, operands);")
3459 : :
3460 : 38 : (define_insn "*mmx_smulv4hi3_highpart"
3461 : 22 : [(set (match_operand:V4HI 0 "register_operand" "=y,x,Yw")
3462 : 72 : (truncate:V4HI
3463 : 16 : (lshiftrt:V4SI
3464 : : (mult:V4SI
3465 : : (sign_extend:V4SI
3466 : 16 : (match_operand:V4HI 1 "register_mmxmem_operand" "%0,0,Yw"))
3467 : 34 : (sign_extend:V4SI
3468 : : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw")))
3469 : : (const_int 16))))]
3470 : 16 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3471 : 196 : && ix86_binary_operator_ok (MULT, V4HImode, operands)"
3472 : 22 : "@
3473 : : pmulhw\t{%2, %0|%0, %2}
3474 : 22 : pmulhw\t{%2, %0|%0, %2}
3475 : 27 : vpmulhw\t{%2, %1, %0|%0, %1, %2}"
3476 : 27 : [(set_attr "isa" "*,sse2_noavx,avx")
3477 : : (set_attr "mmx_isa" "native,*,*")
3478 : : (set_attr "type" "mmxmul,ssemul,ssemul")
3479 : : (set_attr "mode" "DI,TI,TI")])
3480 : :
3481 : : (define_expand "mmx_umulv4hi3_highpart"
3482 : : [(set (match_operand:V4HI 0 "register_operand")
3483 : : (truncate:V4HI
3484 : : (lshiftrt:V4SI
3485 : : (mult:V4SI
3486 : : (zero_extend:V4SI
3487 : : (match_operand:V4HI 1 "register_mmxmem_operand"))
3488 : : (zero_extend:V4SI
3489 : : (match_operand:V4HI 2 "register_mmxmem_operand")))
3490 : : (const_int 16))))]
3491 : : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3492 : : && (TARGET_SSE || TARGET_3DNOW_A)"
3493 : 22 : "ix86_fixup_binary_operands_no_copy (MULT, V4HImode, operands);")
3494 : :
3495 : : (define_insn "*mmx_umulv4hi3_highpart"
3496 : : [(set (match_operand:V4HI 0 "register_operand" "=y,x,Yw")
3497 : 22 : (truncate:V4HI
3498 : : (lshiftrt:V4SI
3499 : : (mult:V4SI
3500 : : (zero_extend:V4SI
3501 : : (match_operand:V4HI 1 "register_mmxmem_operand" "%0,0,Yw"))
3502 : 22 : (zero_extend:V4SI
3503 : : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw")))
3504 : : (const_int 16))))]
3505 : 17 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3506 : 241 : && (TARGET_SSE || TARGET_3DNOW_A)
3507 : 242 : && ix86_binary_operator_ok (MULT, V4HImode, operands)"
3508 : 0 : "@
3509 : 1 : pmulhuw\t{%2, %0|%0, %2}
3510 : 1 : pmulhuw\t{%2, %0|%0, %2}
3511 : 5 : vpmulhuw\t{%2, %1, %0|%0, %1, %2}"
3512 : 5 : [(set_attr "isa" "*,sse2_noavx,avx")
3513 : : (set_attr "mmx_isa" "native,*,*")
3514 : 1 : (set_attr "type" "mmxmul,ssemul,ssemul")
3515 : : (set_attr "mode" "DI,TI,TI")])
3516 : :
3517 : : (define_expand "<s>mulv4hi3_highpart"
3518 : : [(set (match_operand:V4HI 0 "register_operand")
3519 : 17 : (truncate:V4HI
3520 : : (lshiftrt:V4SI
3521 : 17 : (mult:V4SI
3522 : 17 : (any_extend:V4SI
3523 : : (match_operand:V4HI 1 "register_operand"))
3524 : : (any_extend:V4SI
3525 : 17 : (match_operand:V4HI 2 "register_operand")))
3526 : : (const_int 16))))]
3527 : : "TARGET_MMX_WITH_SSE")
3528 : :
3529 : : (define_insn "<s>mulv2hi3_highpart"
3530 : 484 : [(set (match_operand:V2HI 0 "register_operand" "=x,Yw")
3531 : : (truncate:V2HI
3532 : 484 : (lshiftrt:V2SI
3533 : 484 : (mult:V2SI
3534 : : (any_extend:V2SI
3535 : : (match_operand:V2HI 1 "register_operand" "%0,Yw"))
3536 : : (any_extend:V2SI
3537 : 484 : (match_operand:V2HI 2 "register_operand" "x,Yw")))
3538 : : (const_int 16))))]
3539 : 10 : "TARGET_SSE2"
3540 : : "@
3541 : : pmulh<u>w\t{%2, %0|%0, %2}
3542 : 7 : vpmulh<u>w\t{%2, %1, %0|%0, %1, %2}"
3543 : : [(set_attr "isa" "noavx,avx")
3544 : 7 : (set_attr "type" "ssemul")
3545 : 7 : (set_attr "mode" "TI")])
3546 : 7 :
3547 : 3490 : (define_expand "mmx_pmaddwd"
3548 : 3490 : [(set (match_operand:V2SI 0 "register_operand")
3549 : : (plus:V2SI
3550 : : (mult:V2SI
3551 : 2434 : (sign_extend:V2SI
3552 : 482 : (vec_select:V2HI
3553 : 2193 : (match_operand:V4HI 1 "register_mmxmem_operand")
3554 : : (parallel [(const_int 0) (const_int 2)])))
3555 : 94 : (sign_extend:V2SI
3556 : 94 : (vec_select:V2HI
3557 : : (match_operand:V4HI 2 "register_mmxmem_operand")
3558 : 94 : (parallel [(const_int 0) (const_int 2)]))))
3559 : 94 : (mult:V2SI
3560 : 94 : (sign_extend:V2SI
3561 : : (vec_select:V2HI (match_dup 1)
3562 : 94 : (parallel [(const_int 1) (const_int 3)])))
3563 : 94 : (sign_extend:V2SI
3564 : 94 : (vec_select:V2HI (match_dup 2)
3565 : : (parallel [(const_int 1) (const_int 3)]))))))]
3566 : 94 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
3567 : 128 : "ix86_fixup_binary_operands_no_copy (MULT, V4HImode, operands);")
3568 : 94 :
3569 : 94 : (define_insn "*mmx_pmaddwd"
3570 : : [(set (match_operand:V2SI 0 "register_operand" "=y,x,Yw")
3571 : 128 : (plus:V2SI
3572 : 94 : (mult:V2SI
3573 : 94 : (sign_extend:V2SI
3574 : : (vec_select:V2HI
3575 : 94 : (match_operand:V4HI 1 "register_mmxmem_operand" "%0,0,Yw")
3576 : 94 : (parallel [(const_int 0) (const_int 2)])))
3577 : 94 : (sign_extend:V2SI
3578 : : (vec_select:V2HI
3579 : 94 : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw")
3580 : 94 : (parallel [(const_int 0) (const_int 2)]))))
3581 : 94 : (mult:V2SI
3582 : 34 : (sign_extend:V2SI
3583 : 94 : (vec_select:V2HI (match_dup 1)
3584 : 94 : (parallel [(const_int 1) (const_int 3)])))
3585 : 94 : (sign_extend:V2SI
3586 : 94 : (vec_select:V2HI (match_dup 2)
3587 : 360 : (parallel [(const_int 1) (const_int 3)]))))))]
3588 : 275 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3589 : 541 : && ix86_binary_operator_ok (MULT, V4HImode, operands)"
3590 : 447 : "@
3591 : 7 : pmaddwd\t{%2, %0|%0, %2}
3592 : 87 : pmaddwd\t{%2, %0|%0, %2}
3593 : 87 : vpmaddwd\t{%2, %1, %0|%0, %1, %2}"
3594 : 353 : [(set_attr "isa" "*,sse2_noavx,avx")
3595 : : (set_attr "mmx_isa" "native,*,*")
3596 : 87 : (set_attr "type" "mmxmul,sseiadd,sseiadd")
3597 : 1588866 : (set_attr "mode" "DI,TI,TI")])
3598 : 1588866 :
3599 : 1588953 : (define_expand "mmx_pmulhrwv4hi3"
3600 : 1588791 : [(set (match_operand:V4HI 0 "register_operand")
3601 : 1588779 : (truncate:V4HI
3602 : 1588791 : (lshiftrt:V4SI
3603 : 1588779 : (plus:V4SI
3604 : 12 : (mult:V4SI
3605 : 1184078 : (sign_extend:V4SI
3606 : 1184078 : (match_operand:V4HI 1 "nonimmediate_operand"))
3607 : 1184078 : (sign_extend:V4SI
3608 : 1184078 : (match_operand:V4HI 2 "nonimmediate_operand")))
3609 : 1184078 : (const_vector:V4SI [(const_int 32768) (const_int 32768)
3610 : : (const_int 32768) (const_int 32768)]))
3611 : 1050141 : (const_int 16))))]
3612 : 1050141 : "TARGET_3DNOW"
3613 : 1050155 : "ix86_fixup_binary_operands_no_copy (MULT, V4HImode, operands);")
3614 : 1050141 :
3615 : 1050141 : (define_insn "*mmx_pmulhrwv4hi3"
3616 : 1050141 : [(set (match_operand:V4HI 0 "register_operand" "=y")
3617 : 1050155 : (truncate:V4HI
3618 : 1050141 : (lshiftrt:V4SI
3619 : 1050141 : (plus:V4SI
3620 : 1050141 : (mult:V4SI
3621 : 1050141 : (sign_extend:V4SI
3622 : 1050141 : (match_operand:V4HI 1 "nonimmediate_operand" "%0"))
3623 : 1050141 : (sign_extend:V4SI
3624 : 1050141 : (match_operand:V4HI 2 "nonimmediate_operand" "ym")))
3625 : 14 : (const_vector:V4SI [(const_int 32768) (const_int 32768)
3626 : 3906 : (const_int 32768) (const_int 32768)]))
3627 : 3906 : (const_int 16))))]
3628 : 87 : "TARGET_3DNOW && ix86_binary_operator_ok (MULT, V4HImode, operands)"
3629 : 3914 : "pmulhrw\t{%2, %0|%0, %2}"
3630 : : [(set_attr "type" "mmxmul")
3631 : 118 : (set_attr "prefix_extra" "1")
3632 : 1526 : (set_attr "mode" "DI")])
3633 : 1644 :
3634 : 1526 : (define_expand "sse2_umulv1siv1di3"
3635 : 118 : [(set (match_operand:V1DI 0 "register_operand")
3636 : 1526 : (mult:V1DI
3637 : 1526 : (zero_extend:V1DI
3638 : : (vec_select:V1SI
3639 : 1490 : (match_operand:V2SI 1 "register_mmxmem_operand")
3640 : 1490 : (parallel [(const_int 0)])))
3641 : 1490 : (zero_extend:V1DI
3642 : : (vec_select:V1SI
3643 : 1490 : (match_operand:V2SI 2 "register_mmxmem_operand")
3644 : 1490 : (parallel [(const_int 0)])))))]
3645 : 1490 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && TARGET_SSE2"
3646 : 1502 : "ix86_fixup_binary_operands_no_copy (MULT, V2SImode, operands);")
3647 : 1490 :
3648 : : (define_insn "*sse2_umulv1siv1di3"
3649 : 417 : [(set (match_operand:V1DI 0 "register_operand" "=y,x,Yv")
3650 : 429 : (mult:V1DI
3651 : : (zero_extend:V1DI
3652 : 275 : (vec_select:V1SI
3653 : : (match_operand:V2SI 1 "register_mmxmem_operand" "%0,0,Yv")
3654 : : (parallel [(const_int 0)])))
3655 : 417 : (zero_extend:V1DI
3656 : 12 : (vec_select:V1SI
3657 : : (match_operand:V2SI 2 "register_mmxmem_operand" "ym,x,Yv")
3658 : : (parallel [(const_int 0)])))))]
3659 : 65 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3660 : 65 : && TARGET_SSE2
3661 : 89 : && ix86_binary_operator_ok (MULT, V2SImode, operands)"
3662 : 1 : "@
3663 : 24 : pmuludq\t{%2, %0|%0, %2}
3664 : 24 : pmuludq\t{%2, %0|%0, %2}
3665 : : vpmuludq\t{%2, %1, %0|%0, %1, %2}"
3666 : : [(set_attr "isa" "*,sse2_noavx,avx")
3667 : 24 : (set_attr "mmx_isa" "native,*,*")
3668 : : (set_attr "type" "mmxmul,ssemul,ssemul")
3669 : 89809 : (set_attr "mode" "DI,TI,TI")])
3670 : 89809 :
3671 : 89809 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
3672 : 250 : ;;
3673 : 11738 : ;; Parallel integral shifts
3674 : 11988 : ;;
3675 : 11988 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
3676 : 11738 :
3677 : 11738 : (define_insn "<code><mode>3"
3678 : : [(set (match_operand:MMXMODE14 0 "register_operand" "=Yr,*x,Yv")
3679 : 1763 : (smaxmin:MMXMODE14
3680 : 1513 : (match_operand:MMXMODE14 1 "register_operand" "%0,0,Yv")
3681 : : (match_operand:MMXMODE14 2 "register_operand" "Yr,*x,Yv")))]
3682 : 368 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
3683 : : "@
3684 : 1404 : p<maxmin_int><mmxvecsize>\t{%2, %0|%0, %2}
3685 : : p<maxmin_int><mmxvecsize>\t{%2, %0|%0, %2}
3686 : 503 : vp<maxmin_int><mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
3687 : 4 : [(set_attr "isa" "noavx,noavx,avx")
3688 : 4 : (set_attr "type" "sseiadd")
3689 : : (set_attr "prefix_extra" "1")
3690 : : (set_attr "prefix" "orig,orig,vex")
3691 : : (set_attr "mode" "TI")])
3692 : :
3693 : : (define_expand "mmx_<code>v4hi3"
3694 : : [(set (match_operand:V4HI 0 "register_operand")
3695 : : (smaxmin:V4HI
3696 : : (match_operand:V4HI 1 "register_mmxmem_operand")
3697 : : (match_operand:V4HI 2 "register_mmxmem_operand")))]
3698 : : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3699 : : && (TARGET_SSE || TARGET_3DNOW_A)"
3700 : 44 : "ix86_fixup_binary_operands_no_copy (<CODE>, V4HImode, operands);")
3701 : :
3702 : : (define_insn "*mmx_<code>v4hi3"
3703 : : [(set (match_operand:V4HI 0 "register_operand" "=y,x,Yw")
3704 : 44 : (smaxmin:V4HI
3705 : : (match_operand:V4HI 1 "register_mmxmem_operand" "%0,0,Yw")
3706 : : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw")))]
3707 : 109 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3708 : 543 : && (TARGET_SSE || TARGET_3DNOW_A)
3709 : 998 : && ix86_binary_operator_ok (<CODE>, V4HImode, operands)"
3710 : : "@
3711 : : p<maxmin_int>w\t{%2, %0|%0, %2}
3712 : : p<maxmin_int>w\t{%2, %0|%0, %2}
3713 : 181 : vp<maxmin_int>w\t{%2, %1, %0|%0, %1, %2}"
3714 : 256 : [(set_attr "isa" "*,sse2_noavx,avx")
3715 : 75 : (set_attr "mmx_isa" "native,*,*")
3716 : 225 : (set_attr "type" "mmxadd,sseiadd,sseiadd")
3717 : 0 : (set_attr "mode" "DI,TI,TI")])
3718 : 150 :
3719 : : (define_expand "<code>v4hi3"
3720 : 75 : [(set (match_operand:V4HI 0 "register_operand")
3721 : : (smaxmin:V4HI
3722 : : (match_operand:V4HI 1 "register_operand")
3723 : : (match_operand:V4HI 2 "register_operand")))]
3724 : : "TARGET_MMX_WITH_SSE")
3725 : 328 :
3726 : : (define_insn "<code><mode>3"
3727 : 328 : [(set (match_operand:VI1_16_32 0 "register_operand" "=Yr,*x,Yv")
3728 : 328 : (smaxmin:VI1_16_32
3729 : : (match_operand:VI1_16_32 1 "register_operand" "%0,0,Yv")
3730 : : (match_operand:VI1_16_32 2 "register_operand" "Yr,*x,Yv")))]
3731 : 106 : "TARGET_SSE4_1"
3732 : 328 : "@
3733 : : p<maxmin_int>b\t{%2, %0|%0, %2}
3734 : : p<maxmin_int>b\t{%2, %0|%0, %2}
3735 : 147 : vp<maxmin_int>b\t{%2, %1, %0|%0, %1, %2}"
3736 : 10 : [(set_attr "isa" "noavx,noavx,avx")
3737 : 18 : (set_attr "type" "sseiadd")
3738 : : (set_attr "prefix_extra" "1")
3739 : 18 : (set_attr "prefix" "orig,orig,vex")
3740 : 18 : (set_attr "mode" "TI")])
3741 : 18 :
3742 : : (define_insn "<code>v2hi3"
3743 : : [(set (match_operand:V2HI 0 "register_operand" "=x,Yw")
3744 : : (smaxmin:V2HI
3745 : : (match_operand:V2HI 1 "register_operand" "%0,Yw")
3746 : : (match_operand:V2HI 2 "register_operand" "x,Yw")))]
3747 : 137 : "TARGET_SSE2"
3748 : : "@
3749 : : p<maxmin_int>w\t{%2, %0|%0, %2}
3750 : : vp<maxmin_int>w\t{%2, %1, %0|%0, %1, %2}"
3751 : : [(set_attr "isa" "noavx,avx")
3752 : : (set_attr "type" "sseiadd")
3753 : : (set_attr "mode" "TI")])
3754 : :
3755 : : (define_insn "<code><mode>3"
3756 : 173337 : [(set (match_operand:MMXMODE24 0 "register_operand" "=Yr,*x,Yv")
3757 : 173337 : (umaxmin:MMXMODE24
3758 : : (match_operand:MMXMODE24 1 "register_operand" "%0,0,Yv")
3759 : 1273 : (match_operand:MMXMODE24 2 "register_operand" "Yr,*x,Yv")))]
3760 : 1386 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
3761 : : "@
3762 : : p<maxmin_int><mmxvecsize>\t{%2, %0|%0, %2}
3763 : : p<maxmin_int><mmxvecsize>\t{%2, %0|%0, %2}
3764 : 280 : vp<maxmin_int><mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
3765 : 0 : [(set_attr "isa" "noavx,noavx,avx")
3766 : : (set_attr "type" "sseiadd")
3767 : : (set_attr "prefix_extra" "1")
3768 : : (set_attr "prefix" "orig,orig,vex")
3769 : : (set_attr "mode" "TI")])
3770 : :
3771 : : (define_expand "mmx_<code>v8qi3"
3772 : : [(set (match_operand:V8QI 0 "register_operand")
3773 : : (umaxmin:V8QI
3774 : : (match_operand:V8QI 1 "register_mmxmem_operand")
3775 : : (match_operand:V8QI 2 "register_mmxmem_operand")))]
3776 : : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3777 : : && (TARGET_SSE || TARGET_3DNOW_A)"
3778 : 44 : "ix86_fixup_binary_operands_no_copy (<CODE>, V8QImode, operands);")
3779 : :
3780 : : (define_insn "*mmx_<code>v8qi3"
3781 : : [(set (match_operand:V8QI 0 "register_operand" "=y,x,Yw")
3782 : 44 : (umaxmin:V8QI
3783 : : (match_operand:V8QI 1 "register_mmxmem_operand" "%0,0,Yw")
3784 : : (match_operand:V8QI 2 "register_mmxmem_operand" "ym,x,Yw")))]
3785 : 34 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
3786 : 324 : && (TARGET_SSE || TARGET_3DNOW_A)
3787 : 560 : && ix86_binary_operator_ok (<CODE>, V8QImode, operands)"
3788 : : "@
3789 : : p<maxmin_int>b\t{%2, %0|%0, %2}
3790 : : p<maxmin_int>b\t{%2, %0|%0, %2}
3791 : 297 : vp<maxmin_int>b\t{%2, %1, %0|%0, %1, %2}"
3792 : 208 : [(set_attr "isa" "*,sse2_noavx,avx")
3793 : 89 : (set_attr "mmx_isa" "native,*,*")
3794 : 89 : (set_attr "type" "mmxadd,sseiadd,sseiadd")
3795 : 0 : (set_attr "mode" "DI,TI,TI")])
3796 : 0 :
3797 : : (define_expand "<code>v8qi3"
3798 : 89 : [(set (match_operand:V8QI 0 "register_operand")
3799 : : (umaxmin:V8QI
3800 : : (match_operand:V8QI 1 "register_operand")
3801 : : (match_operand:V8QI 2 "register_operand")))]
3802 : : "TARGET_MMX_WITH_SSE")
3803 : :
3804 : 0 : (define_insn "<code><mode>3"
3805 : : [(set (match_operand:VI1_16_32 0 "register_operand" "=x,Yw")
3806 : 0 : (umaxmin:VI1_16_32
3807 : 0 : (match_operand:VI1_16_32 1 "register_operand" "%0,Yw")
3808 : 0 : (match_operand:VI1_16_32 2 "register_operand" "x,Yw")))]
3809 : 208 : "TARGET_SSE2"
3810 : : "@
3811 : : p<maxmin_int>b\t{%2, %0|%0, %2}
3812 : : vp<maxmin_int>b\t{%2, %1, %0|%0, %1, %2}"
3813 : 38 : [(set_attr "isa" "noavx,avx")
3814 : 28 : (set_attr "type" "sseiadd")
3815 : : (set_attr "mode" "TI")])
3816 : :
3817 : : (define_insn "<code>v2hi3"
3818 : : [(set (match_operand:V2HI 0 "register_operand" "=Yr,*x,Yv")
3819 : : (umaxmin:V2HI
3820 : : (match_operand:V2HI 1 "register_operand" "%0,0,Yv")
3821 : : (match_operand:V2HI 2 "register_operand" "Yr,*x,Yv")))]
3822 : 10 : "TARGET_SSE4_1"
3823 : : "@
3824 : : p<maxmin_int>w\t{%2, %0|%0, %2}
3825 : : p<maxmin_int>w\t{%2, %0|%0, %2}
3826 : : vp<maxmin_int>w\t{%2, %1, %0|%0, %1, %2}"
3827 : : [(set_attr "isa" "noavx,noavx,avx")
3828 : : (set_attr "type" "sseiadd")
3829 : : (set_attr "prefix_extra" "1")
3830 : : (set_attr "prefix" "orig,orig,vex")
3831 : 308160 : (set_attr "mode" "TI")])
3832 : 308160 :
3833 : 223790 : (define_insn "ssse3_abs<mode>2"
3834 : 6 : [(set (match_operand:MMXMODEI 0 "register_operand" "=y,Yv")
3835 : 6 : (abs:MMXMODEI
3836 : : (match_operand:MMXMODEI 1 "register_mmxmem_operand" "ym,Yv")))]
3837 : 4320846 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && TARGET_SSSE3"
3838 : 4320805 : "@
3839 : 4320740 : pabs<mmxvecsize>\t{%1, %0|%0, %1}
3840 : : %vpabs<mmxvecsize>\t{%1, %0|%0, %1}"
3841 : 354 : [(set_attr "mmx_isa" "native,*")
3842 : 354 : (set_attr "type" "sselog1")
3843 : 1031297 : (set_attr "prefix_rep" "0")
3844 : 1031297 : (set_attr "prefix_extra" "1")
3845 : 1031594 : (set (attr "prefix_rex") (symbol_ref "x86_extended_reg_mentioned_p (insn)"))
3846 : : (set_attr "mode" "DI,TI")])
3847 : :
3848 : : (define_expand "abs<mode>2"
3849 : 4015665 : [(set (match_operand:MMXMODEI 0 "register_operand")
3850 : 4015665 : (abs:MMXMODEI
3851 : 4015665 : (match_operand:MMXMODEI 1 "register_operand")))]
3852 : : "TARGET_SSSE3 && TARGET_MMX_WITH_SSE")
3853 : :
3854 : : (define_insn "abs<mode>2"
3855 : 1433486 : [(set (match_operand:VI_16_32 0 "register_operand" "=Yv")
3856 : 1433486 : (abs:VI_16_32
3857 : 1433486 : (match_operand:VI_16_32 1 "register_operand" "Yv")))]
3858 : 5 : "TARGET_SSSE3"
3859 : 33 : "%vpabs<mmxvecsize>\t{%1, %0|%0, %1}"
3860 : : [(set_attr "type" "sselog1")
3861 : 2342 : (set_attr "prefix_rep" "0")
3862 : 2374 : (set_attr "prefix_extra" "1")
3863 : 2374 : (set (attr "prefix_rex") (symbol_ref "x86_extended_reg_mentioned_p (insn)"))
3864 : 20 : (set_attr "mode" "TI")])
3865 : 20 :
3866 : 42 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
3867 : 1217 : ;;
3868 : 15957 : ;; Parallel integral shifts
3869 : 1217 : ;;
3870 : 1217 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
3871 : :
3872 : 14941 : (define_insn "mmx_ashr<mode>3"
3873 : 14941 : [(set (match_operand:MMXMODE24 0 "register_operand" "=y,x,<Yv_Yw>")
3874 : 14740 : (ashiftrt:MMXMODE24
3875 : 14740 : (match_operand:MMXMODE24 1 "register_operand" "0,0,<Yv_Yw>")
3876 : : (match_operand:DI 2 "nonmemory_operand" "yN,xN,<Yv_Yw>N")))]
3877 : 1888 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
3878 : 0 : "@
3879 : : psra<mmxvecsize>\t{%2, %0|%0, %2}
3880 : : psra<mmxvecsize>\t{%2, %0|%0, %2}
3881 : 3999 : vpsra<mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
3882 : 3999 : [(set_attr "isa" "*,sse2_noavx,avx")
3883 : : (set_attr "mmx_isa" "native,*,*")
3884 : : (set_attr "type" "mmxshft,sseishft,sseishft")
3885 : 3999 : (set (attr "length_immediate")
3886 : : (if_then_else (match_operand 2 "const_int_operand")
3887 : : (const_string "1")
3888 : : (const_string "0")))
3889 : : (set_attr "mode" "DI,TI,TI")])
3890 : :
3891 : : (define_insn_and_split "*mmx_ashr<mode>3_1"
3892 : : [(set (match_operand:MMXMODE24 0 "register_operand")
3893 : : (lt:MMXMODE24
3894 : : (match_operand:MMXMODE24 1 "register_operand")
3895 : : (match_operand:MMXMODE24 2 "const0_operand")))]
3896 : 2892 : "TARGET_MMX_WITH_SSE && ix86_pre_reload_split ()"
3897 : : "#"
3898 : : "&& 1"
3899 : 268 : [(set (match_dup 0) (ashiftrt:MMXMODE24 (match_dup 1) (match_dup 3)))]
3900 : 1751 : "operands[3] = gen_int_mode (<mmxscalarsize> - 1, DImode);")
3901 : 1345 :
3902 : 162 : (define_expand "ashr<mode>3"
3903 : 418 : [(set (match_operand:MMXMODE24 0 "register_operand")
3904 : : (ashiftrt:MMXMODE24
3905 : : (match_operand:MMXMODE24 1 "register_operand")
3906 : : (match_operand:DI 2 "nonmemory_operand")))]
3907 : 268 : "TARGET_MMX_WITH_SSE")
3908 : :
3909 : : (define_insn "mmx_<insn><mode>3"
3910 : : [(set (match_operand:MMXMODE248 0 "register_operand" "=y,x,<Yv_Yw>")
3911 : : (any_lshift:MMXMODE248
3912 : 14 : (match_operand:MMXMODE248 1 "register_operand" "0,0,<Yv_Yw>")
3913 : : (match_operand:DI 2 "nonmemory_operand" "yN,xN,<Yv_Yw>N")))]
3914 : 5969 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
3915 : 14 : "@
3916 : 14 : p<vshift><mmxvecsize>\t{%2, %0|%0, %2}
3917 : : p<vshift><mmxvecsize>\t{%2, %0|%0, %2}
3918 : 40622 : vp<vshift><mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
3919 : 40622 : [(set_attr "isa" "*,sse2_noavx,avx")
3920 : : (set_attr "mmx_isa" "native,*,*")
3921 : : (set_attr "type" "mmxshft,sseishft,sseishft")
3922 : 40622 : (set (attr "length_immediate")
3923 : : (if_then_else (match_operand 2 "const_int_operand")
3924 : : (const_string "1")
3925 : : (const_string "0")))
3926 : : (set_attr "mode" "DI,TI,TI")])
3927 : :
3928 : : (define_split
3929 : : [(set (match_operand:MMXMODE248 0 "register_operand")
3930 : : (and:MMXMODE248
3931 : : (lt:MMXMODE248
3932 : : (match_operand:MMXMODE248 1 "register_operand")
3933 : : (match_operand:MMXMODE248 2 "const0_operand"))
3934 : : (match_operand:MMXMODE248 3 "const1_operand")))]
3935 : 0 : "TARGET_MMX_WITH_SSE && ix86_pre_reload_split ()"
3936 : 26 : [(set (match_dup 0) (lshiftrt:MMXMODE248 (match_dup 1) (match_dup 4)))]
3937 : 0 : "operands[4] = gen_int_mode (<mmxscalarsize> - 1, DImode);")
3938 : :
3939 : 26 : (define_expand "<insn><mode>3"
3940 : 26 : [(set (match_operand:MMXMODE24 0 "register_operand")
3941 : : (any_lshift:MMXMODE24
3942 : 26 : (match_operand:MMXMODE24 1 "register_operand")
3943 : : (match_operand:DI 2 "nonmemory_operand")))]
3944 : 0 : "TARGET_MMX_WITH_SSE")
3945 : :
3946 : : (define_insn "mmx_<insn>v1si3"
3947 : : [(set (match_operand:V1SI 0 "register_operand" "=x,Yw")
3948 : : (any_lshift:V1SI
3949 : 11 : (match_operand:V1SI 1 "register_operand" "0,Yw")
3950 : 42 : (match_operand:DI 2 "nonmemory_operand" "xN,YwN")))]
3951 : 3362 : "TARGET_SSE2"
3952 : 53 : "@
3953 : 11 : p<vshift>d\t{%2, %0|%0, %2}
3954 : 42 : vp<vshift>d\t{%2, %1, %0|%0, %1, %2}"
3955 : 750 : [(set_attr "isa" "noavx,avx")
3956 : 750 : (set_attr "type" "sseishft")
3957 : : (set (attr "length_immediate")
3958 : : (if_then_else (match_operand 2 "const_int_operand")
3959 : 750 : (const_string "1")
3960 : : (const_string "0")))
3961 : : (set_attr "mode" "TI")])
3962 : :
3963 : : (define_insn "<insn>v2hi3"
3964 : : [(set (match_operand:V2HI 0 "register_operand" "=x,Yw")
3965 : : (any_shift:V2HI
3966 : : (match_operand:V2HI 1 "register_operand" "0,Yw")
3967 : : (match_operand:DI 2 "nonmemory_operand" "xN,YwN")))]
3968 : 818 : "TARGET_SSE2"
3969 : : "@
3970 : : p<vshift>w\t{%2, %0|%0, %2}
3971 : : vp<vshift>w\t{%2, %1, %0|%0, %1, %2}"
3972 : 250 : [(set_attr "isa" "noavx,avx")
3973 : 250 : (set_attr "type" "sseishft")
3974 : 250 : (set (attr "length_immediate")
3975 : : (if_then_else (match_operand 2 "const_int_operand")
3976 : : (const_string "1")
3977 : 250 : (const_string "0")))
3978 : : (set_attr "mode" "TI")])
3979 : :
3980 : : (define_insn_and_split "*mmx_ashrv2hi3_1"
3981 : : [(set (match_operand:V2HI 0 "register_operand")
3982 : : (lt:V2HI
3983 : : (match_operand:V2HI 1 "register_operand")
3984 : : (match_operand:V2HI 2 "const0_operand")))]
3985 : 150 : "TARGET_SSE2 && ix86_pre_reload_split ()"
3986 : : "#"
3987 : : "&& 1"
3988 : 12 : [(set (match_dup 0) (ashiftrt:V2HI (match_dup 1) (match_dup 3)))]
3989 : 12 : "operands[3] = gen_int_mode (15, DImode);")
3990 : :
3991 : : (define_split
3992 : 12 : [(set (match_operand:V2HI 0 "register_operand")
3993 : : (and:V2HI
3994 : 553301 : (lt:V2HI
3995 : 553301 : (match_operand:V2HI 1 "register_operand")
3996 : 983554 : (match_operand:V2HI 2 "const0_operand"))
3997 : 983542 : (match_operand:V2HI 3 "const1_operand")))]
3998 : 983542 : "TARGET_SSE2 && ix86_pre_reload_split ()"
3999 : 553301 : [(set (match_dup 0) (lshiftrt:V2HI (match_dup 1) (match_dup 4)))]
4000 : 0 : "operands[4] = gen_int_mode (15, DImode);")
4001 : 1800 :
4002 : 1087593 : (define_expand "<insn>v8qi3"
4003 : 1085788 : [(set (match_operand:V8QI 0 "register_operand")
4004 : 1087593 : (any_shift:V8QI (match_operand:V8QI 1 "register_operand")
4005 : 0 : (match_operand:DI 2 "nonmemory_operand")))]
4006 : 205893 : "TARGET_MMX_WITH_SSE"
4007 : 205909 : {
4008 : 465721 : ix86_expand_vecop_qihi_partial (<CODE>, operands[0],
4009 : 465700 : operands[1], operands[2]);
4010 : 465721 : DONE;
4011 : : })
4012 : 3 :
4013 : : (define_expand "<insn>v4qi3"
4014 : 1478403 : [(set (match_operand:V4QI 0 "register_operand")
4015 : 1478403 : (any_shift:V4QI (match_operand:V4QI 1 "register_operand")
4016 : 1478403 : (match_operand:DI 2 "nonmemory_operand")))]
4017 : : "TARGET_SSE2"
4018 : 33 : {
4019 : 33 : ix86_expand_vecop_qihi_partial (<CODE>, operands[0],
4020 : 772752 : operands[1], operands[2]);
4021 : 772785 : DONE;
4022 : 772752 : })
4023 : 772752 :
4024 : 7 : (define_insn_and_split "<insn>v2qi3"
4025 : 0 : [(set (match_operand:V2QI 0 "register_operand" "=Q")
4026 : 7 : (any_shift:V2QI
4027 : 7 : (match_operand:V2QI 1 "register_operand" "0")
4028 : 7 : (match_operand:QI 2 "nonmemory_operand" "cI")))
4029 : : (clobber (reg:CC FLAGS_REG))]
4030 : 625 : "!TARGET_PARTIAL_REG_STALL || optimize_size"
4031 : 54 : "#"
4032 : 290 : "(!TARGET_PARTIAL_REG_STALL || optimize_function_for_size_p (cfun))
4033 : 290 : && reload_completed"
4034 : 47 : [(parallel
4035 : 50 : [(set (zero_extract:HI (match_dup 3) (const_int 8) (const_int 8))
4036 : : (subreg:HI
4037 : 175679 : (any_shift:QI
4038 : 175686 : (subreg:QI
4039 : 131 : (zero_extract:HI (match_dup 4)
4040 : 71616 : (const_int 8)
4041 : 117228 : (const_int 8)) 0)
4042 : 117228 : (match_dup 2)) 0))
4043 : 117128 : (clobber (reg:CC FLAGS_REG))])
4044 : 56 : (parallel
4045 : 64 : [(set (strict_low_part (match_dup 0))
4046 : 16 : (any_shift:QI (match_dup 1) (match_dup 2)))
4047 : : (clobber (reg:CC FLAGS_REG))])]
4048 : 47 : {
4049 : 47 : operands[4] = lowpart_subreg (HImode, operands[1], V2QImode);
4050 : 47 : operands[3] = lowpart_subreg (HImode, operands[0], V2QImode);
4051 : 47 : operands[1] = lowpart_subreg (QImode, operands[1], V2QImode);
4052 : 47 : operands[0] = lowpart_subreg (QImode, operands[0], V2QImode);
4053 : : }
4054 : : [(set_attr "type" "multi")
4055 : : (set_attr "mode" "QI")])
4056 : 47 :
4057 : : (define_expand "v<insn>v8qi3"
4058 : : [(set (match_operand:V8QI 0 "register_operand")
4059 : : (any_shift:V8QI
4060 : : (match_operand:V8QI 1 "register_operand")
4061 : : (match_operand:V8QI 2 "register_operand")))]
4062 : : "TARGET_AVX512BW && TARGET_AVX512VL && TARGET_MMX_WITH_SSE"
4063 : 9 : {
4064 : 9 : ix86_expand_vecop_qihi_partial (<CODE>, operands[0],
4065 : 47 : operands[1], operands[2]);
4066 : 9 : DONE;
4067 : : })
4068 : :
4069 : : (define_expand "v<insn>v4qi3"
4070 : 3 : [(set (match_operand:V4QI 0 "register_operand")
4071 : : (any_shift:V4QI
4072 : 3 : (match_operand:V4QI 1 "register_operand")
4073 : 3 : (match_operand:V4QI 2 "register_operand")))]
4074 : 3 : "TARGET_AVX512BW && TARGET_AVX512VL"
4075 : 4 : {
4076 : 4 : ix86_expand_vecop_qihi_partial (<CODE>, operands[0],
4077 : : operands[1], operands[2]);
4078 : 4 : DONE;
4079 : : })
4080 : 5 :
4081 : : (define_expand "vec_shl_<mode>"
4082 : 5 : [(set (match_operand:V248FI 0 "register_operand")
4083 : 5 : (ashift:V1DI
4084 : 5 : (match_operand:V248FI 1 "nonimmediate_operand")
4085 : : (match_operand:DI 2 "nonmemory_operand")))]
4086 : : "TARGET_MMX_WITH_SSE"
4087 : 7 : {
4088 : 8 : rtx op0 = gen_reg_rtx (V1DImode);
4089 : 7 : rtx op1 = force_reg (<MODE>mode, operands[1]);
4090 : :
4091 : 7 : emit_insn (gen_mmx_ashlv1di3
4092 : 9 : (op0, gen_lowpart (V1DImode, op1), operands[2]));
4093 : 7 : emit_move_insn (operands[0], gen_lowpart (<MODE>mode, op0));
4094 : 9 : DONE;
4095 : 3 : })
4096 : 3 :
4097 : : (define_expand "vec_shl_<mode>"
4098 : : [(set (match_operand:V24FI_32 0 "register_operand")
4099 : : (ashift:V1SI
4100 : : (match_operand:V24FI_32 1 "nonimmediate_operand")
4101 : : (match_operand:DI 2 "nonmemory_operand")))]
4102 : : "TARGET_SSE2"
4103 : 4 : {
4104 : 4 : rtx op0 = gen_reg_rtx (V1SImode);
4105 : 4 : rtx op1 = force_reg (<MODE>mode, operands[1]);
4106 : :
4107 : 4 : emit_insn (gen_mmx_ashlv1si3
4108 : 995 : (op0, gen_lowpart (V1SImode, op1), operands[2]));
4109 : 4 : emit_move_insn (operands[0], gen_lowpart (<MODE>mode, op0));
4110 : 995 : DONE;
4111 : 991 : })
4112 : 991 :
4113 : : (define_expand "vec_shr_<mode>"
4114 : : [(set (match_operand:V248FI 0 "register_operand")
4115 : : (lshiftrt:V1DI
4116 : : (match_operand:V248FI 1 "nonimmediate_operand")
4117 : : (match_operand:DI 2 "nonmemory_operand")))]
4118 : : "TARGET_MMX_WITH_SSE"
4119 : 991 : {
4120 : 991 : rtx op0 = gen_reg_rtx (V1DImode);
4121 : 991 : rtx op1 = force_reg (<MODE>mode, operands[1]);
4122 : :
4123 : 991 : emit_insn (gen_mmx_lshrv1di3
4124 : 1220 : (op0, gen_lowpart (V1DImode, op1), operands[2]));
4125 : 991 : emit_move_insn (operands[0], gen_lowpart (<MODE>mode, op0));
4126 : 1220 : DONE;
4127 : 229 : })
4128 : 229 :
4129 : : (define_expand "vec_shr_<mode>"
4130 : : [(set (match_operand:V24FI_32 0 "register_operand")
4131 : : (lshiftrt:V1SI
4132 : : (match_operand:V24FI_32 1 "nonimmediate_operand")
4133 : : (match_operand:DI 2 "nonmemory_operand")))]
4134 : : "TARGET_SSE2"
4135 : 229 : {
4136 : 229 : rtx op0 = gen_reg_rtx (V1SImode);
4137 : 229 : rtx op1 = force_reg (<MODE>mode, operands[1]);
4138 : :
4139 : 229 : emit_insn (gen_mmx_lshrv1si3
4140 : 978 : (op0, gen_lowpart (V1SImode, op1), operands[2]));
4141 : 229 : emit_move_insn (operands[0], gen_lowpart (<MODE>mode, op0));
4142 : 978 : DONE;
4143 : 749 : })
4144 : 749 :
4145 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
4146 : : ;;
4147 : : ;; Parallel integral comparisons
4148 : : ;;
4149 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
4150 : :
4151 : : (define_expand "mmx_eq<mode>3"
4152 : : [(set (match_operand:MMXMODEI 0 "register_operand")
4153 : : (eq:MMXMODEI
4154 : : (match_operand:MMXMODEI 1 "register_mmxmem_operand")
4155 : : (match_operand:MMXMODEI 2 "register_mmxmem_operand")))]
4156 : 147 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4157 : 105 : "ix86_fixup_binary_operands_no_copy (EQ, <MODE>mode, operands);")
4158 : 147 :
4159 : 147 : (define_insn "*mmx_eq<mode>3"
4160 : 147 : [(set (match_operand:MMXMODEI 0 "register_operand" "=y,x,x")
4161 : 105 : (eq:MMXMODEI
4162 : : (match_operand:MMXMODEI 1 "register_mmxmem_operand" "%0,0,x")
4163 : : (match_operand:MMXMODEI 2 "register_mmxmem_operand" "ym,x,x")))]
4164 : 1721 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
4165 : 9543 : && ix86_binary_operator_ok (EQ, <MODE>mode, operands)"
4166 : 8183 : "@
4167 : : pcmpeq<mmxvecsize>\t{%2, %0|%0, %2}
4168 : : pcmpeq<mmxvecsize>\t{%2, %0|%0, %2}
4169 : 15280 : vpcmpeq<mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
4170 : 15460 : [(set_attr "isa" "*,sse2_noavx,avx")
4171 : : (set_attr "mmx_isa" "native,*,*")
4172 : 23211 : (set_attr "type" "mmxcmp,ssecmp,ssecmp")
4173 : 180 : (set_attr "mode" "DI,TI,TI")])
4174 : 180 :
4175 : : (define_insn "*eq<mode>3"
4176 : : [(set (match_operand:VI_16_32 0 "register_operand" "=x,x")
4177 : : (eq:VI_16_32
4178 : : (match_operand:VI_16_32 1 "register_operand" "%0,x")
4179 : : (match_operand:VI_16_32 2 "register_operand" "x,x")))]
4180 : 470 : "TARGET_SSE2"
4181 : : "@
4182 : : pcmpeq<mmxvecsize>\t{%2, %0|%0, %2}
4183 : : vpcmpeq<mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
4184 : 2057 : [(set_attr "isa" "noavx,avx")
4185 : 2057 : (set_attr "type" "ssecmp")
4186 : : (set_attr "mode" "TI")])
4187 : 2057 :
4188 : : (define_insn "mmx_gt<mode>3"
4189 : : [(set (match_operand:MMXMODEI 0 "register_operand" "=y,x,x")
4190 : : (gt:MMXMODEI
4191 : : (match_operand:MMXMODEI 1 "register_operand" "0,0,x")
4192 : : (match_operand:MMXMODEI 2 "register_mmxmem_operand" "ym,x,x")))]
4193 : 1123 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4194 : 4065579 : "@
4195 : : pcmpgt<mmxvecsize>\t{%2, %0|%0, %2}
4196 : : pcmpgt<mmxvecsize>\t{%2, %0|%0, %2}
4197 : 8190 : vpcmpgt<mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
4198 : 4073769 : [(set_attr "isa" "*,sse2_noavx,avx")
4199 : 4065579 : (set_attr "mmx_isa" "native,*,*")
4200 : 4073769 : (set_attr "type" "mmxcmp,ssecmp,ssecmp")
4201 : 4065579 : (set_attr "mode" "DI,TI,TI")])
4202 : 4065579 :
4203 : 4065579 : (define_insn "*gt<mode>3"
4204 : : [(set (match_operand:VI_16_32 0 "register_operand" "=x,x")
4205 : 4065485 : (gt:VI_16_32
4206 : 4065485 : (match_operand:VI_16_32 1 "register_operand" "0,x")
4207 : : (match_operand:VI_16_32 2 "register_operand" "x,x")))]
4208 : 4026066 : "TARGET_SSE2"
4209 : 4025782 : "@
4210 : 4025782 : pcmpgt<mmxvecsize>\t{%2, %0|%0, %2}
4211 : 4025782 : vpcmpgt<mmxvecsize>\t{%2, %1, %0|%0, %1, %2}"
4212 : 4027339 : [(set_attr "isa" "noavx,avx")
4213 : 1557 : (set_attr "type" "ssecmp")
4214 : 5050 : (set_attr "mode" "TI")])
4215 : 6607 :
4216 : 5050 : (define_insn "*xop_maskcmp<mode>3"
4217 : 488 : [(set (match_operand:MMXMODEI 0 "register_operand" "=x")
4218 : 4562 : (match_operator:MMXMODEI 1 "ix86_comparison_int_operator"
4219 : : [(match_operand:MMXMODEI 2 "register_operand" "x")
4220 : 4635404 : (match_operand:MMXMODEI 3 "register_operand" "x")]))]
4221 : 4635533 : "TARGET_XOP"
4222 : 4635404 : "vpcom%Y1<mmxvecsize>\t{%3, %2, %0|%0, %2, %3}"
4223 : 4635404 : [(set_attr "type" "sse4arg")
4224 : 4635404 : (set_attr "mode" "TI")])
4225 : 4635404 :
4226 : 13118 : (define_insn "*xop_maskcmp<mode>3"
4227 : 2919 : [(set (match_operand:VI_16_32 0 "register_operand" "=x")
4228 : 16037 : (match_operator:VI_16_32 1 "ix86_comparison_int_operator"
4229 : : [(match_operand:VI_16_32 2 "register_operand" "x")
4230 : 2919 : (match_operand:VI_16_32 3 "register_operand" "x")]))]
4231 : 0 : "TARGET_XOP"
4232 : : "vpcom%Y1<mmxvecsize>\t{%3, %2, %0|%0, %2, %3}"
4233 : : [(set_attr "type" "sse4arg")
4234 : : (set_attr "mode" "TI")])
4235 : 2354 :
4236 : 2354 : (define_insn "*xop_maskcmp_uns<mode>3"
4237 : : [(set (match_operand:MMXMODEI 0 "register_operand" "=x")
4238 : 2354 : (match_operator:MMXMODEI 1 "ix86_comparison_uns_operator"
4239 : : [(match_operand:MMXMODEI 2 "register_operand" "x")
4240 : : (match_operand:MMXMODEI 3 "register_operand" "x")]))]
4241 : 2915769 : "TARGET_XOP"
4242 : : "vpcom%Y1u<mmxvecsize>\t{%3, %2, %0|%0, %2, %3}"
4243 : : [(set_attr "type" "sse4arg")
4244 : : (set_attr "mode" "TI")])
4245 : 2925402 :
4246 : 2925402 : (define_insn "*xop_maskcmp_uns<mode>3"
4247 : 2915769 : [(set (match_operand:VI_16_32 0 "register_operand" "=x")
4248 : 2925402 : (match_operator:VI_16_32 1 "ix86_comparison_uns_operator"
4249 : 2915769 : [(match_operand:VI_16_32 2 "register_operand" "x")
4250 : : (match_operand:VI_16_32 3 "register_operand" "x")]))]
4251 : 2915719 : "TARGET_XOP"
4252 : 2915719 : "vpcom%Y1u<mmxvecsize>\t{%3, %2, %0|%0, %2, %3}"
4253 : 2915719 : [(set_attr "type" "sse4arg")
4254 : 2915719 : (set_attr "mode" "TI")])
4255 : 2917481 :
4256 : 1762 : (define_expand "vec_cmp<mode><mode>"
4257 : 19543 : [(set (match_operand:MMXMODEI 0 "register_operand")
4258 : 21305 : (match_operator:MMXMODEI 1 ""
4259 : 19543 : [(match_operand:MMXMODEI 2 "register_operand")
4260 : 29276 : (match_operand:MMXMODEI 3 "register_operand")]))]
4261 : : "TARGET_MMX_WITH_SSE"
4262 : 644 : {
4263 : 644 : bool ok = ix86_expand_int_vec_cmp (operands);
4264 : 644 : gcc_assert (ok);
4265 : 3980582 : DONE;
4266 : : })
4267 : :
4268 : : (define_expand "vec_cmp<mode><mode>"
4269 : 3979938 : [(set (match_operand:VI_16_32 0 "register_operand")
4270 : 3979938 : (match_operator:VI_16_32 1 ""
4271 : 3979938 : [(match_operand:VI_16_32 2 "register_operand")
4272 : 3979938 : (match_operand:VI_16_32 3 "register_operand")]))]
4273 : 3979938 : "TARGET_SSE2"
4274 : 3980041 : {
4275 : 3980041 : bool ok = ix86_expand_int_vec_cmp (operands);
4276 : 103 : gcc_assert (ok);
4277 : 3436653 : DONE;
4278 : 3436550 : })
4279 : 3436636 :
4280 : 3436550 : (define_expand "vec_cmpu<mode><mode>"
4281 : 3436636 : [(set (match_operand:MMXMODEI 0 "register_operand")
4282 : 3436636 : (match_operator:MMXMODEI 1 ""
4283 : 3436636 : [(match_operand:MMXMODEI 2 "register_operand")
4284 : 3436550 : (match_operand:MMXMODEI 3 "register_operand")]))]
4285 : 3436550 : "TARGET_MMX_WITH_SSE"
4286 : 3436728 : {
4287 : 3436728 : bool ok = ix86_expand_int_vec_cmp (operands);
4288 : 3436728 : gcc_assert (ok);
4289 : 3436728 : DONE;
4290 : 3436550 : })
4291 : 3436751 :
4292 : 3436550 : (define_expand "vec_cmpu<mode><mode>"
4293 : 201 : [(set (match_operand:VI_16_32 0 "register_operand")
4294 : 3384320 : (match_operator:VI_16_32 1 ""
4295 : 3261366 : [(match_operand:VI_16_32 2 "register_operand")
4296 : 100976 : (match_operand:VI_16_32 3 "register_operand")]))]
4297 : 3484887 : "TARGET_SSE2"
4298 : 108 : {
4299 : 1769 : bool ok = ix86_expand_int_vec_cmp (operands);
4300 : 1769 : gcc_assert (ok);
4301 : 108 : DONE;
4302 : 164 : })
4303 : 272 :
4304 : 164 : (define_expand "vcond_mask_<mode><mmxintvecmodelower>"
4305 : 272 : [(set (match_operand:MMXMODE124 0 "register_operand")
4306 : 272 : (vec_merge:MMXMODE124
4307 : 108 : (match_operand:MMXMODE124 1 "register_operand")
4308 : 131 : (match_operand:MMXMODE124 2 "register_operand")
4309 : 131 : (match_operand:<mmxintvecmode> 3 "register_operand")))]
4310 : : "TARGET_MMX_WITH_SSE"
4311 : 292 : {
4312 : 292 : ix86_expand_sse_movcc (operands[0], operands[3],
4313 : : operands[1], operands[2]);
4314 : 237 : DONE;
4315 : 12 : })
4316 : 21 :
4317 : 12 : (define_expand "vcond_mask_<mode><mode>"
4318 : 9 : [(set (match_operand:VI_16_32 0 "register_operand")
4319 : 12 : (vec_merge:VI_16_32
4320 : 21 : (match_operand:VI_16_32 1 "register_operand")
4321 : 12 : (match_operand:VI_16_32 2 "register_operand")
4322 : : (match_operand:VI_16_32 3 "register_operand")))]
4323 : 12 : "TARGET_SSE2"
4324 : 108 : {
4325 : 110 : ix86_expand_sse_movcc (operands[0], operands[3],
4326 : 2 : operands[1], operands[2]);
4327 : 108 : DONE;
4328 : : })
4329 : 33 :
4330 : : (define_insn "mmx_pblendvb_v8qi"
4331 : 33 : [(set (match_operand:V8QI 0 "register_operand" "=Yr,*x,x")
4332 : 0 : (unspec:V8QI
4333 : 33 : [(match_operand:V8QI 1 "register_operand" "0,0,x")
4334 : : (match_operand:V8QI 2 "register_operand" "Yr,*x,x")
4335 : : (match_operand:V8QI 3 "register_operand" "Yz,Yz,x")]
4336 : : UNSPEC_BLENDV))]
4337 : 1709 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
4338 : : "@
4339 : : pblendvb\t{%3, %2, %0|%0, %2, %3}
4340 : : pblendvb\t{%3, %2, %0|%0, %2, %3}
4341 : 3222 : vpblendvb\t{%3, %2, %1, %0|%0, %1, %2, %3}"
4342 : 3192 : [(set_attr "isa" "noavx,noavx,avx")
4343 : 30 : (set_attr "type" "ssemov")
4344 : 3222 : (set_attr "prefix_extra" "1")
4345 : 30 : (set_attr "length_immediate" "1")
4346 : : (set_attr "prefix" "orig,orig,vex")
4347 : : (set_attr "btver2_decode" "vector")
4348 : : (set_attr "mode" "TI")])
4349 : :
4350 : : (define_insn_and_split "*mmx_pblendvb_v8qi_1"
4351 : : [(set (match_operand:V8QI 0 "register_operand")
4352 : : (unspec:V8QI
4353 : : [(match_operand:V8QI 1 "register_operand")
4354 : : (match_operand:V8QI 2 "register_operand")
4355 : : (eq:V8QI
4356 : : (eq:V8QI
4357 : : (match_operand:V8QI 3 "register_operand")
4358 : : (match_operand:V8QI 4 "nonmemory_operand"))
4359 : : (match_operand:V8QI 5 "const0_operand"))]
4360 : : UNSPEC_BLENDV))]
4361 : 0 : "TARGET_MMX_WITH_SSE && ix86_pre_reload_split ()"
4362 : 0 : "#"
4363 : : "&& 1"
4364 : 0 : [(set (match_dup 6)
4365 : 6 : (eq:V8QI (match_dup 3) (match_dup 7)))
4366 : 6 : (set (match_dup 0)
4367 : 6 : (unspec:V8QI
4368 : 6 : [(match_dup 2)
4369 : : (match_dup 1)
4370 : : (match_dup 6)]
4371 : : UNSPEC_BLENDV))]
4372 : 0 : {
4373 : 0 : operands[6] = gen_reg_rtx (V8QImode);
4374 : 0 : operands[7] = force_reg (V8QImode, operands[4]);
4375 : : })
4376 : :
4377 : : (define_insn_and_split "*mmx_pblendvb_v8qi_2"
4378 : 0 : [(set (match_operand:V8QI 0 "register_operand")
4379 : : (unspec:V8QI
4380 : : [(match_operand:V8QI 1 "register_operand")
4381 : : (match_operand:V8QI 2 "register_operand")
4382 : : (subreg:V8QI
4383 : 0 : (eq:MMXMODE24
4384 : : (eq:MMXMODE24
4385 : : (match_operand:MMXMODE24 3 "register_operand")
4386 : : (match_operand:MMXMODE24 4 "nonmemory_operand"))
4387 : : (match_operand:MMXMODE24 5 "const0_operand")) 0)]
4388 : : UNSPEC_BLENDV))]
4389 : 28 : "TARGET_MMX_WITH_SSE && ix86_pre_reload_split ()"
4390 : 0 : "#"
4391 : 1 : "&& 1"
4392 : 0 : [(set (match_dup 6)
4393 : 40 : (eq:MMXMODE24 (match_dup 3) (match_dup 8)))
4394 : 30 : (set (match_dup 0)
4395 : 15 : (unspec:V8QI
4396 : 15 : [(match_dup 2)
4397 : : (match_dup 1)
4398 : : (match_dup 7)]
4399 : : UNSPEC_BLENDV))]
4400 : 9 : {
4401 : 9 : operands[6] = gen_reg_rtx (<MODE>mode);
4402 : 9 : operands[7] = lowpart_subreg (V8QImode, operands[6], <MODE>mode);
4403 : 9 : operands[8] = force_reg (<MODE>mode, operands[4]);
4404 : : })
4405 : :
4406 : : (define_insn "mmx_pblendvb_<mode>"
4407 : 9 : [(set (match_operand:VI_16_32 0 "register_operand" "=Yr,*x,x")
4408 : : (unspec:VI_16_32
4409 : : [(match_operand:VI_16_32 1 "register_operand" "0,0,x")
4410 : : (match_operand:VI_16_32 2 "register_operand" "Yr,*x,x")
4411 : : (match_operand:VI_16_32 3 "register_operand" "Yz,Yz,x")]
4412 : 9 : UNSPEC_BLENDV))]
4413 : 1759 : "TARGET_SSE4_1"
4414 : : "@
4415 : : pblendvb\t{%3, %2, %0|%0, %2, %3}
4416 : : pblendvb\t{%3, %2, %0|%0, %2, %3}
4417 : 587 : vpblendvb\t{%3, %2, %1, %0|%0, %1, %2, %3}"
4418 : 592 : [(set_attr "isa" "noavx,noavx,avx")
4419 : : (set_attr "type" "ssemov")
4420 : 592 : (set_attr "prefix_extra" "1")
4421 : 0 : (set_attr "length_immediate" "1")
4422 : 5 : (set_attr "prefix" "orig,orig,vex")
4423 : : (set_attr "btver2_decode" "vector")
4424 : : (set_attr "mode" "TI")])
4425 : :
4426 : : (define_insn_and_split "*mmx_pblendvb_<mode>_1"
4427 : : [(set (match_operand:VI_16_32 0 "register_operand")
4428 : : (unspec:VI_16_32
4429 : : [(match_operand:VI_16_32 1 "register_operand")
4430 : : (match_operand:VI_16_32 2 "register_operand")
4431 : : (eq:VI_16_32
4432 : : (eq:VI_16_32
4433 : : (match_operand:VI_16_32 3 "register_operand")
4434 : : (match_operand:VI_16_32 4 "nonmemory_operand"))
4435 : : (match_operand:VI_16_32 5 "const0_operand"))]
4436 : : UNSPEC_BLENDV))]
4437 : 36 : "TARGET_SSE2 && ix86_pre_reload_split ()"
4438 : 0 : "#"
4439 : : "&& 1"
4440 : 0 : [(set (match_dup 6)
4441 : 30 : (eq:VI_16_32 (match_dup 3) (match_dup 7)))
4442 : 24 : (set (match_dup 0)
4443 : 12 : (unspec:VI_16_32
4444 : 24 : [(match_dup 2)
4445 : : (match_dup 1)
4446 : : (match_dup 6)]
4447 : 5175 : UNSPEC_BLENDV))]
4448 : 5193 : {
4449 : 5165 : operands[6] = gen_reg_rtx (<MODE>mode);
4450 : 5174 : operands[7] = force_reg (<MODE>mode, operands[4]);
4451 : 5165 : })
4452 : 5147 :
4453 : 5147 : (define_insn_and_split "*mmx_pblendvb_v4qi_2"
4454 : 5165 : [(set (match_operand:V4QI 0 "register_operand")
4455 : 5147 : (unspec:V4QI
4456 : 5147 : [(match_operand:V4QI 1 "register_operand")
4457 : 5147 : (match_operand:V4QI 2 "register_operand")
4458 : 5147 : (subreg:V4QI
4459 : 18 : (eq:V2HI
4460 : 5147 : (eq:V2HI
4461 : : (match_operand:V2HI 3 "register_operand")
4462 : 3683 : (match_operand:V2HI 4 "nonmemory_operand"))
4463 : 3683 : (match_operand:V2HI 5 "const0_operand")) 0)]
4464 : 5 : UNSPEC_BLENDV))]
4465 : 3731 : "TARGET_SSE2 && ix86_pre_reload_split ()"
4466 : 5 : "#"
4467 : 8 : "&& 1"
4468 : 0 : [(set (match_dup 6)
4469 : 18 : (eq:V2HI (match_dup 3) (match_dup 8)))
4470 : : (set (match_dup 0)
4471 : 5 : (unspec:V4QI
4472 : : [(match_dup 2)
4473 : 736 : (match_dup 1)
4474 : 736 : (match_dup 7)]
4475 : : UNSPEC_BLENDV))]
4476 : 15 : {
4477 : 15 : operands[6] = gen_reg_rtx (V2HImode);
4478 : 15 : operands[7] = lowpart_subreg (V4QImode, operands[6], V2HImode);
4479 : 19869 : operands[8] = force_reg (V2HImode, operands[4]);
4480 : 19854 : })
4481 : 0 :
4482 : 2 : ;; XOP parallel XMM conditional moves
4483 : 19 : (define_insn "*xop_pcmov_<mode>"
4484 : : [(set (match_operand:MMXMODE124 0 "register_operand" "=x")
4485 : : (if_then_else:MMXMODE124
4486 : : (match_operand:MMXMODE124 3 "register_operand" "x")
4487 : : (match_operand:MMXMODE124 1 "register_operand" "x")
4488 : 15 : (match_operand:MMXMODE124 2 "register_operand" "x")))]
4489 : 222 : "TARGET_XOP && TARGET_MMX_WITH_SSE"
4490 : : "vpcmov\t{%3, %2, %1, %0|%0, %1, %2, %3}"
4491 : : [(set_attr "type" "sse4arg")
4492 : : (set_attr "mode" "TI")])
4493 : 471 :
4494 : 462 : (define_insn "*xop_pcmov_<mode>"
4495 : 9 : [(set (match_operand:V4F_64 0 "register_operand" "=x")
4496 : 474 : (if_then_else:V4F_64
4497 : : (match_operand:V4F_64 3 "register_operand" "x")
4498 : : (match_operand:V4F_64 1 "register_operand" "x")
4499 : : (match_operand:V4F_64 2 "register_operand" "x")))]
4500 : 18 : "TARGET_XOP && TARGET_MMX_WITH_SSE"
4501 : : "vpcmov\t{%3, %2, %1, %0|%0, %1, %2, %3}"
4502 : : [(set_attr "type" "sse4arg")
4503 : : (set_attr "mode" "TI")])
4504 : 3 :
4505 : 3 : (define_insn "*xop_pcmov_<mode>"
4506 : 1 : [(set (match_operand:VI_16_32 0 "register_operand" "=x")
4507 : 3 : (if_then_else:VI_16_32
4508 : 1 : (match_operand:VI_16_32 3 "register_operand" "x")
4509 : 0 : (match_operand:VI_16_32 1 "register_operand" "x")
4510 : 1 : (match_operand:VI_16_32 2 "register_operand" "x")))]
4511 : 0 : "TARGET_XOP"
4512 : : "vpcmov\t{%3, %2, %1, %0|%0, %1, %2, %3}"
4513 : : [(set_attr "type" "sse4arg")
4514 : : (set_attr "mode" "TI")])
4515 : 243 :
4516 : 243 : (define_insn "*xop_pcmov_<mode>"
4517 : : [(set (match_operand:V2F_32 0 "register_operand" "=x")
4518 : 243 : (if_then_else:V2F_32
4519 : : (match_operand:V2F_32 3 "register_operand" "x")
4520 : : (match_operand:V2F_32 1 "register_operand" "x")
4521 : : (match_operand:V2F_32 2 "register_operand" "x")))]
4522 : 3 : "TARGET_XOP"
4523 : : "vpcmov\t{%3, %2, %1, %0|%0, %1, %2, %3}"
4524 : : [(set_attr "type" "sse4arg")
4525 : : (set_attr "mode" "TI")])
4526 : 3 :
4527 : 3 : ;; XOP permute instructions
4528 : : (define_insn "mmx_ppermv64"
4529 : 3 : [(set (match_operand:V8QI 0 "register_operand" "=x")
4530 : 321 : (unspec:V8QI
4531 : 321 : [(match_operand:V8QI 1 "register_operand" "x")
4532 : : (match_operand:V8QI 2 "register_operand" "x")
4533 : 311 : (match_operand:V16QI 3 "nonimmediate_operand" "xm")]
4534 : 311 : UNSPEC_XOP_PERMUTE))]
4535 : 594 : "TARGET_XOP && TARGET_MMX_WITH_SSE"
4536 : 311 : "vpperm\t{%3, %2, %1, %0|%0, %1, %2, %3}"
4537 : 311 : [(set_attr "type" "sse4arg")
4538 : : (set_attr "mode" "TI")])
4539 : 307 :
4540 : 307 : (define_insn "mmx_ppermv32"
4541 : 307 : [(set (match_operand:V4QI 0 "register_operand" "=x")
4542 : 307 : (unspec:V4QI
4543 : 307 : [(match_operand:V4QI 1 "register_operand" "x")
4544 : : (match_operand:V4QI 2 "register_operand" "x")
4545 : 306 : (match_operand:V16QI 3 "nonimmediate_operand" "xm")]
4546 : 306 : UNSPEC_XOP_PERMUTE))]
4547 : 306 : "TARGET_XOP"
4548 : 306 : "vpperm\t{%3, %2, %1, %0|%0, %1, %2, %3}"
4549 : : [(set_attr "type" "sse4arg")
4550 : 302 : (set_attr "mode" "TI")])
4551 : :
4552 : 80 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
4553 : 80 : ;;
4554 : : ;; Parallel integral logical operations
4555 : 12849 : ;;
4556 : 12929 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
4557 : :
4558 : 10 : (define_expand "one_cmpl<mode>2"
4559 : 10 : [(set (match_operand:MMXMODEI 0 "register_operand")
4560 : 10 : (xor:MMXMODEI
4561 : : (match_operand:MMXMODEI 1 "register_operand")
4562 : 10 : (match_dup 2)))]
4563 : 10 : "TARGET_MMX_WITH_SSE"
4564 : 40 : "operands[2] = force_reg (<MODE>mode, CONSTM1_RTX (<MODE>mode));")
4565 : :
4566 : 10 : (define_insn "one_cmpl<mode>2"
4567 : 10 : [(set (match_operand:VI_16_32 0 "register_operand" "=?r,&x,&v")
4568 : 40 : (not:VI_16_32
4569 : 10 : (match_operand:VI_16_32 1 "register_operand" "0,x,v")))]
4570 : 10 : ""
4571 : : "#"
4572 : 30 : [(set_attr "isa" "*,sse2,avx512vl")
4573 : 0 : (set_attr "type" "negnot,sselog1,sselog1")
4574 : 0 : (set_attr "mode" "SI,TI,TI")])
4575 : :
4576 : : (define_split
4577 : 5 : [(set (match_operand:VI_16_32 0 "general_reg_operand")
4578 : 1 : (not:VI_16_32
4579 : 5 : (match_operand:VI_16_32 1 "general_reg_operand")))]
4580 : 7 : "reload_completed"
4581 : 3 : [(set (match_dup 0)
4582 : 374404 : (not:SI (match_dup 1)))]
4583 : 9 : {
4584 : 14 : operands[1] = lowpart_subreg (SImode, operands[1], <MODE>mode);
4585 : 374408 : operands[0] = lowpart_subreg (SImode, operands[0], <MODE>mode);
4586 : : })
4587 : :
4588 : : (define_split
4589 : 3 : [(set (match_operand:VI_16_32 0 "sse_reg_operand")
4590 : 0 : (not:VI_16_32
4591 : : (match_operand:VI_16_32 1 "sse_reg_operand")))]
4592 : 10 : "TARGET_SSE2 && reload_completed"
4593 : 7 : [(set (match_dup 0) (match_dup 2))
4594 : 374382 : (set (match_dup 0)
4595 : 40 : (xor:V16QI
4596 : 40 : (match_dup 0) (match_dup 1)))]
4597 : 374429 : {
4598 : 27 : operands[2] = CONSTM1_RTX (V16QImode);
4599 : 7 : operands[1] = lowpart_subreg (V16QImode, operands[1], <MODE>mode);
4600 : 27 : operands[0] = lowpart_subreg (V16QImode, operands[0], <MODE>mode);
4601 : 0 : })
4602 : 20 :
4603 : : (define_expand "andn<mode>3"
4604 : 7 : [(set (match_operand:MMXMODEI 0 "register_operand")
4605 : : (and:MMXMODEI
4606 : : (not:MMXMODEI (match_operand:MMXMODEI 2 "register_operand"))
4607 : : (match_operand:MMXMODEI 1 "register_operand")))]
4608 : 7 : "TARGET_MMX_WITH_SSE")
4609 : :
4610 : : (define_insn "mmx_andnot<mode>3"
4611 : : [(set (match_operand:MMXMODEI 0 "register_operand" "=y,x,x,v")
4612 : : (and:MMXMODEI
4613 : 0 : (not:MMXMODEI (match_operand:MMXMODEI 1 "register_operand" "0,0,x,v"))
4614 : 30 : (match_operand:MMXMODEI 2 "register_mmxmem_operand" "ym,x,x,v")))]
4615 : 274 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4616 : 30 : "@
4617 : 0 : pandn\t{%2, %0|%0, %2}
4618 : 30 : pandn\t{%2, %0|%0, %2}
4619 : 1658 : vpandn\t{%2, %1, %0|%0, %1, %2}
4620 : 1533 : vpandnd\t{%2, %1, %0|%0, %1, %2}"
4621 : 125 : [(set_attr "isa" "*,sse2_noavx,avx,avx512vl")
4622 : 1533 : (set_attr "mmx_isa" "native,*,*,*")
4623 : 118 : (set_attr "type" "mmxadd,sselog,sselog,sselog")
4624 : 7 : (set_attr "mode" "DI,TI,TI,TI")])
4625 : 7 :
4626 : : (define_insn "*andnot<mode>3"
4627 : 97 : [(set (match_operand:VI_16_32 0 "register_operand" "=?&r,?r,x,x,v")
4628 : 97 : (and:VI_16_32
4629 : 97 : (not:VI_16_32
4630 : : (match_operand:VI_16_32 1 "register_operand" "0,r,0,x,v"))
4631 : 84 : (match_operand:VI_16_32 2 "register_operand" "r,r,x,x,v")))
4632 : 13 : (clobber (reg:CC FLAGS_REG))]
4633 : 13 : ""
4634 : : "#"
4635 : 106 : [(set_attr "isa" "*,bmi,sse2_noavx,avx,avx512vl")
4636 : 106 : (set_attr "type" "alu,bitmanip,sselog,sselog,sselog")
4637 : 106 : (set_attr "mode" "SI,SI,TI,TI,TI")])
4638 : :
4639 : 93 : (define_split
4640 : 13 : [(set (match_operand:VI_16_32 0 "general_reg_operand")
4641 : 13 : (and:VI_16_32
4642 : : (not:VI_16_32 (match_operand:VI_16_32 1 "general_reg_operand"))
4643 : 0 : (match_operand:VI_16_32 2 "general_reg_operand")))
4644 : 0 : (clobber (reg:CC FLAGS_REG))]
4645 : 1 : "TARGET_BMI && reload_completed"
4646 : 0 : [(parallel
4647 : 3 : [(set (match_dup 0)
4648 : : (and:SI (not:SI (match_dup 1)) (match_dup 2)))
4649 : : (clobber (reg:CC FLAGS_REG))])]
4650 : 0 : {
4651 : 0 : operands[2] = lowpart_subreg (SImode, operands[2], <MODE>mode);
4652 : 0 : operands[1] = lowpart_subreg (SImode, operands[1], <MODE>mode);
4653 : 0 : operands[0] = lowpart_subreg (SImode, operands[0], <MODE>mode);
4654 : : })
4655 : :
4656 : : (define_split
4657 : 0 : [(set (match_operand:VI_16_32 0 "general_reg_operand")
4658 : : (and:VI_16_32
4659 : : (not:VI_16_32 (match_operand:VI_16_32 1 "general_reg_operand"))
4660 : : (match_operand:VI_16_32 2 "general_reg_operand")))
4661 : : (clobber (reg:CC FLAGS_REG))]
4662 : 3 : "!TARGET_BMI && reload_completed"
4663 : 3 : [(set (match_dup 0)
4664 : : (not:SI (match_dup 1)))
4665 : 100 : (parallel
4666 : 48 : [(set (match_dup 0)
4667 : 48 : (and:SI (match_dup 0) (match_dup 2)))
4668 : 100 : (clobber (reg:CC FLAGS_REG))])]
4669 : 3 : {
4670 : 3 : operands[2] = lowpart_subreg (SImode, operands[2], <MODE>mode);
4671 : 3 : operands[1] = lowpart_subreg (SImode, operands[1], <MODE>mode);
4672 : 3 : operands[0] = lowpart_subreg (SImode, operands[0], <MODE>mode);
4673 : : })
4674 : :
4675 : : (define_split
4676 : 3 : [(set (match_operand:VI_16_32 0 "sse_reg_operand")
4677 : : (and:VI_16_32
4678 : : (not:VI_16_32 (match_operand:VI_16_32 1 "sse_reg_operand"))
4679 : : (match_operand:VI_16_32 2 "sse_reg_operand")))
4680 : : (clobber (reg:CC FLAGS_REG))]
4681 : 51 : "TARGET_SSE2 && reload_completed"
4682 : 52 : [(set (match_dup 0)
4683 : 48 : (and:V16QI (not:V16QI (match_dup 1)) (match_dup 2)))]
4684 : 48 : {
4685 : 2178 : operands[2] = lowpart_subreg (V16QImode, operands[2], <MODE>mode);
4686 : 2252 : operands[1] = lowpart_subreg (V16QImode, operands[1], <MODE>mode);
4687 : 112 : operands[0] = lowpart_subreg (V16QImode, operands[0], <MODE>mode);
4688 : 2140 : })
4689 : 138 :
4690 : 76 : (define_expand "mmx_<code><mode>3"
4691 : 114 : [(set (match_operand:MMXMODEI 0 "register_operand")
4692 : : (any_logic:MMXMODEI
4693 : 2 : (match_operand:MMXMODEI 1 "register_mmxmem_operand")
4694 : : (match_operand:MMXMODEI 2 "register_mmxmem_operand")))]
4695 : 48 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4696 : 109 : "ix86_fixup_binary_operands_no_copy (<CODE>, <MODE>mode, operands);")
4697 : :
4698 : : (define_expand "<code><mode>3"
4699 : : [(set (match_operand:MMXMODEI 0 "register_operand")
4700 : 294 : (any_logic:MMXMODEI
4701 : : (match_operand:MMXMODEI 1 "register_operand")
4702 : 185 : (match_operand:MMXMODEI 2 "register_operand")))]
4703 : 185 : "TARGET_MMX_WITH_SSE")
4704 : 109 :
4705 : : (define_insn "*mmx_<code><mode>3"
4706 : : [(set (match_operand:MMXMODEI 0 "register_operand" "=y,x,x,v")
4707 : 150 : (any_logic:MMXMODEI
4708 : : (match_operand:MMXMODEI 1 "register_mmxmem_operand" "%0,0,x,v")
4709 : 1596 : (match_operand:MMXMODEI 2 "register_mmxmem_operand" "ym,x,x,v")))]
4710 : 1320 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
4711 : 23001 : && ix86_binary_operator_ok (<CODE>, <MODE>mode, operands)"
4712 : 7954 : "@
4713 : 123 : p<logic>\t{%2, %0|%0, %2}
4714 : 568 : p<logic>\t{%2, %0|%0, %2}
4715 : 25735 : vp<logic>\t{%2, %1, %0|%0, %1, %2}
4716 : 26640 : vp<logic>d\t{%2, %1, %0|%0, %1, %2}"
4717 : 19564 : [(set_attr "isa" "*,sse2_noavx,avx,avx512vl")
4718 : : (set_attr "mmx_isa" "native,*,*,*")
4719 : 34434 : (set_attr "type" "mmxadd,sselog,sselog,sselog")
4720 : : (set_attr "mode" "DI,TI,TI,TI")])
4721 : 85 :
4722 : 2 : (define_expand "<code><mode>3"
4723 : 85 : [(set (match_operand:VI_16_32 0 "nonimmediate_operand")
4724 : 179 : (any_logic:VI_16_32
4725 : 85 : (match_operand:VI_16_32 1 "nonimmediate_operand")
4726 : 94 : (match_operand:VI_16_32 2 "nonimmediate_or_x86_64_const_vector_operand")))]
4727 : 92 : ""
4728 : 300 : "ix86_expand_binary_operator (<CODE>, <MODE>mode, operands); DONE;")
4729 : :
4730 : : (define_insn "*<code><mode>3"
4731 : : [(set (match_operand:VI_16_32 0 "nonimmediate_operand" "=?r,m,x,x,v")
4732 : : (any_logic:VI_16_32
4733 : : (match_operand:VI_16_32 1 "nonimmediate_operand" "%0,0,0,x,v")
4734 : : (match_operand:VI_16_32 2 "nonimmediate_or_x86_64_const_vector_operand" "r,i,x,x,v")))
4735 : : (clobber (reg:CC FLAGS_REG))]
4736 : 2675 : "ix86_binary_operator_ok (<CODE>, <MODE>mode, operands)"
4737 : 175 : "#"
4738 : 758 : [(set_attr "isa" "*,*,sse2_noavx,avx,avx512vl")
4739 : 758 : (set_attr "type" "alu,alu,sselog,sselog,sselog")
4740 : 2905 : (set_attr "mode" "SI,SI,TI,TI,TI")])
4741 : 3208 :
4742 : 1222 : (define_split
4743 : 1505 : [(set (match_operand:VI_16_32 0 "nonimmediate_gr_operand")
4744 : 3872 : (any_logic:VI_16_32
4745 : 5697 : (match_operand:VI_16_32 1 "nonimmediate_gr_operand")
4746 : 84 : (match_operand:VI_16_32 2 "reg_or_const_vector_operand")))
4747 : 1423 : (clobber (reg:CC FLAGS_REG))]
4748 : 1442 : "reload_completed"
4749 : 51 : [(parallel
4750 : 697 : [(set (match_dup 0)
4751 : 234 : (any_logic:<mmxinsnmode> (match_dup 1) (match_dup 2)))
4752 : 234 : (clobber (reg:CC FLAGS_REG))])]
4753 : 748 : {
4754 : 51 : if (!register_operand (operands[2], <MODE>mode))
4755 : : {
4756 : 9 : HOST_WIDE_INT val = ix86_convert_const_vector_to_integer (operands[2],
4757 : : <MODE>mode);
4758 : 9 : operands[2] = GEN_INT (val);
4759 : : }
4760 : : else
4761 : 42 : operands[2] = lowpart_subreg (<mmxinsnmode>mode, operands[2], <MODE>mode);
4762 : 51 : operands[1] = lowpart_subreg (<mmxinsnmode>mode, operands[1], <MODE>mode);
4763 : 51 : operands[0] = lowpart_subreg (<mmxinsnmode>mode, operands[0], <MODE>mode);
4764 : : })
4765 : :
4766 : : (define_split
4767 : 51 : [(set (match_operand:VI_16_32 0 "sse_reg_operand")
4768 : : (any_logic:VI_16_32
4769 : : (match_operand:VI_16_32 1 "sse_reg_operand")
4770 : : (match_operand:VI_16_32 2 "sse_reg_operand")))
4771 : 51 : (clobber (reg:CC FLAGS_REG))]
4772 : 234 : "TARGET_SSE2 && reload_completed"
4773 : 463 : [(set (match_dup 0)
4774 : 234 : (any_logic:V16QI (match_dup 1) (match_dup 2)))]
4775 : 234 : {
4776 : 716 : operands[2] = lowpart_subreg (V16QImode, operands[2], <MODE>mode);
4777 : 1308 : operands[1] = lowpart_subreg (V16QImode, operands[1], <MODE>mode);
4778 : 282 : operands[0] = lowpart_subreg (V16QImode, operands[0], <MODE>mode);
4779 : 807 : })
4780 : 483 :
4781 : 760 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
4782 : 234 : ;;
4783 : : ;; Parallel integral element swizzling
4784 : : ;;
4785 : : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
4786 : 234 :
4787 : : (define_insn_and_split "mmx_packsswb"
4788 : : [(set (match_operand:V8QI 0 "register_operand" "=y,x,Yw")
4789 : : (vec_concat:V8QI
4790 : : (ss_truncate:V4QI
4791 : : (match_operand:V4HI 1 "register_operand" "0,0,Yw"))
4792 : 3875 : (ss_truncate:V4QI
4793 : : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw"))))]
4794 : 4220 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4795 : 0 : "@
4796 : 3875 : packsswb\t{%2, %0|%0, %2}
4797 : : #
4798 : 286 : #"
4799 : 98 : "&& reload_completed
4800 : 46 : && SSE_REGNO_P (REGNO (operands[0]))"
4801 : : [(const_int 0)]
4802 : 92 : "ix86_split_mmx_pack (operands, SS_TRUNCATE); DONE;"
4803 : : [(set_attr "mmx_isa" "native,sse_noavx,avx")
4804 : 112 : (set_attr "type" "mmxshft,sselog,sselog")
4805 : 224 : (set_attr "mode" "DI,TI,TI")])
4806 : :
4807 : : ;; This instruction does unsigned saturation of signed source
4808 : : ;; and is different from generic us_truncate RTX.
4809 : : (define_insn_and_split "mmx_packuswb"
4810 : : [(set (match_operand:V8QI 0 "register_operand" "=y,x,Yw")
4811 : : (unspec:V8QI
4812 : : [(match_operand:V4HI 1 "register_operand" "0,0,Yw")
4813 : : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw")]
4814 : 367 : UNSPEC_US_TRUNCATE))]
4815 : 5695 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4816 : 367 : "@
4817 : 0 : packuswb\t{%2, %0|%0, %2}
4818 : 367 : #
4819 : 1001 : #"
4820 : 2093 : "&& reload_completed
4821 : 546 : && SSE_REGNO_P (REGNO (operands[0]))"
4822 : : [(const_int 0)]
4823 : 1092 : "ix86_split_mmx_pack (operands, US_TRUNCATE); DONE;"
4824 : : [(set_attr "mmx_isa" "native,sse_noavx,avx")
4825 : 172 : (set_attr "type" "mmxshft,sselog,sselog")
4826 : 344 : (set_attr "mode" "DI,TI,TI")])
4827 : :
4828 : : (define_insn_and_split "mmx_packssdw"
4829 : : [(set (match_operand:V4HI 0 "register_operand" "=y,x,Yw")
4830 : : (vec_concat:V4HI
4831 : : (ss_truncate:V2HI
4832 : : (match_operand:V2SI 1 "register_operand" "0,0,Yw"))
4833 : : (ss_truncate:V2HI
4834 : : (match_operand:V2SI 2 "register_mmxmem_operand" "ym,x,Yw"))))]
4835 : 798 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4836 : : "@
4837 : 394 : packssdw\t{%2, %0|%0, %2}
4838 : 0 : #
4839 : 394 : #"
4840 : 112 : "&& reload_completed
4841 : 56 : && SSE_REGNO_P (REGNO (operands[0]))"
4842 : : [(const_int 0)]
4843 : 112 : "ix86_split_mmx_pack (operands, SS_TRUNCATE); DONE;"
4844 : : [(set_attr "mmx_isa" "native,sse_noavx,avx")
4845 : : (set_attr "type" "mmxshft,sselog,sselog")
4846 : : (set_attr "mode" "DI,TI,TI")])
4847 : :
4848 : : (define_insn_and_split "mmx_packusdw"
4849 : 13155 : [(set (match_operand:V4HI 0 "register_operand" "=Yr,*x,Yw")
4850 : : (unspec:V4HI
4851 : 1478400 : [(match_operand:V2SI 1 "register_operand" "0,0,Yw")
4852 : : (match_operand:V2SI 2 "register_operand" "Yr,*x,Yw")]
4853 : 1491555 : UNSPEC_US_TRUNCATE))]
4854 : 1493742 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
4855 : 1491555 : "#"
4856 : 1491740 : "&& reload_completed"
4857 : 1491568 : [(const_int 0)]
4858 : 1491740 : "ix86_split_mmx_pack (operands, US_TRUNCATE); DONE;"
4859 : 1491555 : [(set_attr "isa" "noavx,noavx,avx")
4860 : 1491555 : (set_attr "type" "sselog")
4861 : 1491555 : (set_attr "mode" "TI")])
4862 : 75905 :
4863 : 87157 : (define_insn_and_split "mmx_punpckhbw"
4864 : 112950 : [(set (match_operand:V8QI 0 "register_operand" "=y,x,Yw")
4865 : 88543 : (vec_select:V8QI
4866 : 90343 : (vec_concat:V16QI
4867 : 81803 : (match_operand:V8QI 1 "register_operand" "0,0,Yw")
4868 : 73047 : (match_operand:V8QI 2 "register_mmxmem_operand" "ym,x,Yw"))
4869 : 88519 : (parallel [(const_int 4) (const_int 12)
4870 : 19053 : (const_int 5) (const_int 13)
4871 : 49390 : (const_int 6) (const_int 14)
4872 : 8118 : (const_int 7) (const_int 15)])))]
4873 : 5256 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4874 : 7858 : "@
4875 : 9652 : punpckhbw\t{%2, %0|%0, %2}
4876 : 3360 : #
4877 : 12855 : #"
4878 : 3504 : "&& reload_completed
4879 : 2068 : && SSE_REGNO_P (REGNO (operands[0]))"
4880 : : [(const_int 0)]
4881 : 1234 : "ix86_split_mmx_punpck (operands, true); DONE;"
4882 : 786 : [(set_attr "mmx_isa" "native,sse_noavx,avx")
4883 : 1128 : (set_attr "type" "mmxcvt,sselog,sselog")
4884 : 1468 : (set_attr "mode" "DI,TI,TI")])
4885 : :
4886 : : (define_insn_and_split "mmx_punpckhbw_low"
4887 : : [(set (match_operand:V4QI 0 "register_operand" "=x,Yw")
4888 : : (vec_select:V4QI
4889 : : (vec_concat:V8QI
4890 : : (match_operand:V4QI 1 "register_operand" "0,Yw")
4891 : : (match_operand:V4QI 2 "register_operand" "x,Yw"))
4892 : 14 : (parallel [(const_int 2) (const_int 6)
4893 : : (const_int 3) (const_int 7)])))]
4894 : 3871 : "TARGET_SSE2"
4895 : 14 : "#"
4896 : 518 : "&& reload_completed"
4897 : : [(const_int 0)]
4898 : 10710 : "ix86_split_mmx_punpck (operands, true); DONE;"
4899 : 131 : [(set_attr "isa" "noavx,avx")
4900 : 2232 : (set_attr "type" "sselog")
4901 : 4464 : (set_attr "mode" "TI")])
4902 : :
4903 : : (define_insn_and_split "mmx_punpcklbw"
4904 : : [(set (match_operand:V8QI 0 "register_operand" "=y,x,Yw")
4905 : : (vec_select:V8QI
4906 : : (vec_concat:V16QI
4907 : : (match_operand:V8QI 1 "register_operand" "0,0,Yw")
4908 : : (match_operand:V8QI 2 "register_mmxmem_operand" "ym,x,Yw"))
4909 : 10 : (parallel [(const_int 0) (const_int 8)
4910 : : (const_int 1) (const_int 9)
4911 : 10 : (const_int 2) (const_int 10)
4912 : 10 : (const_int 3) (const_int 11)])))]
4913 : 6182 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4914 : : "@
4915 : : punpcklbw\t{%2, %0|%0, %k2}
4916 : : #
4917 : 3353 : #"
4918 : 4087 : "&& reload_completed
4919 : 367 : && SSE_REGNO_P (REGNO (operands[0]))"
4920 : : [(const_int 0)]
4921 : 734 : "ix86_split_mmx_punpck (operands, false); DONE;"
4922 : : [(set_attr "mmx_isa" "native,sse_noavx,avx")
4923 : 504 : (set_attr "type" "mmxcvt,sselog,sselog")
4924 : 504 : (set_attr "mode" "DI,TI,TI")])
4925 : :
4926 : : (define_insn_and_split "mmx_punpcklbw_low"
4927 : : [(set (match_operand:V4QI 0 "register_operand" "=x,Yw")
4928 : : (vec_select:V4QI
4929 : : (vec_concat:V8QI
4930 : : (match_operand:V4QI 1 "register_operand" "0,Yw")
4931 : : (match_operand:V4QI 2 "register_operand" "x,Yw"))
4932 : 3 : (parallel [(const_int 0) (const_int 4)
4933 : : (const_int 1) (const_int 5)])))]
4934 : 5194 : "TARGET_SSE2"
4935 : 3 : "#"
4936 : 791 : "&& reload_completed"
4937 : : [(const_int 0)]
4938 : 14193 : "ix86_split_mmx_punpck (operands, false); DONE;"
4939 : 180 : [(set_attr "isa" "noavx,avx")
4940 : 3016 : (set_attr "type" "sselog")
4941 : 6032 : (set_attr "mode" "TI")])
4942 : :
4943 : : (define_insn_and_split "mmx_punpckhwd"
4944 : : [(set (match_operand:V4HI 0 "register_operand" "=y,x,Yw")
4945 : : (vec_select:V4HI
4946 : : (vec_concat:V8HI
4947 : : (match_operand:V4HI 1 "register_operand" "0,0,Yw")
4948 : : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw"))
4949 : 5 : (parallel [(const_int 2) (const_int 6)
4950 : : (const_int 3) (const_int 7)])))]
4951 : 12574 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4952 : 5 : "@
4953 : 5 : punpckhwd\t{%2, %0|%0, %2}
4954 : : #
4955 : 4403 : #"
4956 : 6635 : "&& reload_completed
4957 : 1116 : && SSE_REGNO_P (REGNO (operands[0]))"
4958 : : [(const_int 0)]
4959 : 2232 : "ix86_split_mmx_punpck (operands, true); DONE;"
4960 : : [(set_attr "mmx_isa" "native,sse_noavx,avx")
4961 : 788 : (set_attr "type" "mmxcvt,sselog,sselog")
4962 : 788 : (set_attr "mode" "DI,TI,TI")])
4963 : :
4964 : : (define_insn_and_split "mmx_punpcklwd"
4965 : : [(set (match_operand:V4HI 0 "register_operand" "=y,x,Yw")
4966 : : (vec_select:V4HI
4967 : : (vec_concat:V8HI
4968 : : (match_operand:V4HI 1 "register_operand" "0,0,Yw")
4969 : : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw"))
4970 : 29 : (parallel [(const_int 0) (const_int 4)
4971 : : (const_int 1) (const_int 5)])))]
4972 : 16630 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4973 : 29 : "@
4974 : 29 : punpcklwd\t{%2, %0|%0, %k2}
4975 : : #
4976 : : #"
4977 : 3016 : "&& reload_completed
4978 : 1508 : && SSE_REGNO_P (REGNO (operands[0]))"
4979 : : [(const_int 0)]
4980 : 5767 : "ix86_split_mmx_punpck (operands, false); DONE;"
4981 : 2751 : [(set_attr "mmx_isa" "native,sse_noavx,avx")
4982 : 2760 : (set_attr "type" "mmxcvt,sselog,sselog")
4983 : : (set_attr "mode" "DI,TI,TI")])
4984 : :
4985 : : (define_insn_and_split "mmx_punpckhdq"
4986 : 490339 : [(set (match_operand:V2SI 0 "register_operand" "=y,x,Yv")
4987 : 490339 : (vec_select:V2SI
4988 : 490339 : (vec_concat:V4SI
4989 : 490339 : (match_operand:V2SI 1 "register_operand" "0,0,Yv")
4990 : : (match_operand:V2SI 2 "register_mmxmem_operand" "ym,x,Yv"))
4991 : 310398 : (parallel [(const_int 1)
4992 : 310367 : (const_int 3)])))]
4993 : 317034 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
4994 : 31 : "@
4995 : 31 : punpckhdq\t{%2, %0|%0, %2}
4996 : : #
4997 : 37498 : #"
4998 : 452 : "&& reload_completed
4999 : 37724 : && SSE_REGNO_P (REGNO (operands[0]))"
5000 : 226 : [(const_int 0)]
5001 : 216261 : "ix86_split_mmx_punpck (operands, true); DONE;"
5002 : 216035 : [(set_attr "mmx_isa" "native,sse_noavx,avx")
5003 : 213538 : (set_attr "type" "mmxcvt,sselog,sselog")
5004 : 71 : (set_attr "mode" "DI,TI,TI")])
5005 : 71 :
5006 : 13516 : (define_insn_and_split "mmx_punpckldq"
5007 : 58026 : [(set (match_operand:V2SI 0 "register_operand" "=y,x,Yv")
5008 : 58026 : (vec_select:V2SI
5009 : 58026 : (vec_concat:V4SI
5010 : : (match_operand:V2SI 1 "register_operand" "0,0,Yv")
5011 : 0 : (match_operand:V2SI 2 "register_mmxmem_operand" "ym,x,Yv"))
5012 : 14 : (parallel [(const_int 0)
5013 : : (const_int 2)])))]
5014 : 11777 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
5015 : 14 : "@
5016 : 14 : punpckldq\t{%2, %0|%0, %k2}
5017 : : #
5018 : 1963 : #"
5019 : 2519 : "&& reload_completed
5020 : 278 : && SSE_REGNO_P (REGNO (operands[0]))"
5021 : 278 : [(const_int 0)]
5022 : 278 : "ix86_split_mmx_punpck (operands, false); DONE;"
5023 : : [(set_attr "mmx_isa" "native,sse_noavx,avx")
5024 : 182 : (set_attr "type" "mmxcvt,sselog,sselog")
5025 : 182 : (set_attr "mode" "DI,TI,TI")])
5026 : :
5027 : : (define_insn "sse4_1_<code>v4qiv4hi2"
5028 : : [(set (match_operand:V4HI 0 "register_operand" "=Yr,*x,Yw")
5029 : : (any_extend:V4HI
5030 : : (vec_select:V4QI
5031 : : (match_operand:V8QI 1 "register_operand" "Yr,*x,Yw")
5032 : : (parallel [(const_int 0) (const_int 1)
5033 : 9 : (const_int 2) (const_int 3)]))))]
5034 : 2398 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
5035 : 9 : "%vpmov<extsuffix>bw\t{%1, %0|%0, %1}"
5036 : 9 : [(set_attr "isa" "noavx,noavx,avx")
5037 : 9 : (set_attr "type" "ssemov")
5038 : 11206 : (set_attr "prefix_extra" "1")
5039 : 11206 : (set_attr "prefix" "orig,orig,maybe_evex")
5040 : : (set_attr "mode" "TI")])
5041 : 2389 :
5042 : 2389 : (define_expand "<insn>v4qiv4hi2"
5043 : : [(set (match_operand:V4HI 0 "register_operand")
5044 : : (any_extend:V4HI
5045 : : (match_operand:V4QI 1 "register_operand")))]
5046 : : "TARGET_MMX_WITH_SSE"
5047 : 32 : {
5048 : 32 : if (!TARGET_SSE4_1)
5049 : : {
5050 : 17 : ix86_expand_sse_extend (operands[0], operands[1], <u_bool>);
5051 : 17 : DONE;
5052 : : }
5053 : :
5054 : 15 : rtx op1 = force_reg (V4QImode, operands[1]);
5055 : 15 : op1 = lowpart_subreg (V8QImode, op1, V4QImode);
5056 : 15 : emit_insn (gen_sse4_1_<code>v4qiv4hi2 (operands[0], op1));
5057 : 15 : DONE;
5058 : : })
5059 : :
5060 : : (define_insn "sse4_1_<code>v2hiv2si2"
5061 : : [(set (match_operand:V2SI 0 "register_operand" "=Yr,*x,v")
5062 : : (any_extend:V2SI
5063 : : (vec_select:V2HI
5064 : : (match_operand:V4HI 1 "register_operand" "Yr,*x,v")
5065 : : (parallel [(const_int 0) (const_int 1)]))))]
5066 : 4778 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
5067 : : "%vpmov<extsuffix>wd\t{%1, %0|%0, %1}"
5068 : : [(set_attr "isa" "noavx,noavx,avx")
5069 : : (set_attr "type" "ssemov")
5070 : 256 : (set_attr "prefix_extra" "1")
5071 : 42 : (set_attr "prefix" "orig,orig,maybe_evex")
5072 : 214 : (set_attr "mode" "TI")])
5073 : 214 :
5074 : 214 : (define_expand "<insn>v2hiv2si2"
5075 : : [(set (match_operand:V2SI 0 "register_operand")
5076 : : (any_extend:V2SI
5077 : : (match_operand:V2HI 1 "register_operand")))]
5078 : : "TARGET_MMX_WITH_SSE"
5079 : 24 : {
5080 : 24 : if (!TARGET_SSE4_1)
5081 : : {
5082 : 19 : ix86_expand_sse_extend (operands[0], operands[1], <u_bool>);
5083 : 19 : DONE;
5084 : : }
5085 : :
5086 : 5 : rtx op1 = force_reg (V2HImode, operands[1]);
5087 : 5 : op1 = lowpart_subreg (V4HImode, op1, V2HImode);
5088 : 5 : emit_insn (gen_sse4_1_<code>v2hiv2si2 (operands[0], op1));
5089 : 5 : DONE;
5090 : : })
5091 : :
5092 : : (define_insn "sse4_1_<code>v2qiv2si2"
5093 : : [(set (match_operand:V2SI 0 "register_operand" "=Yr,*x,v")
5094 : : (any_extend:V2SI
5095 : : (vec_select:V2QI
5096 : : (match_operand:V4QI 1 "register_operand" "Yr,*x,v")
5097 : : (parallel [(const_int 0) (const_int 1)]))))]
5098 : 84 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
5099 : : "%vpmov<extsuffix>bd\t{%1, %0|%0, %1}"
5100 : : [(set_attr "isa" "noavx,noavx,avx")
5101 : : (set_attr "type" "ssemov")
5102 : 330 : (set_attr "prefix_extra" "1")
5103 : 47 : (set_attr "prefix" "orig,orig,maybe_evex")
5104 : 283 : (set_attr "mode" "TI")])
5105 : 283 :
5106 : 283 : (define_expand "<insn>v2qiv2si2"
5107 : : [(set (match_operand:V2SI 0 "register_operand")
5108 : : (any_extend:V2SI
5109 : : (match_operand:V2QI 1 "register_operand")))]
5110 : : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
5111 : 8 : {
5112 : 8 : rtx op1 = force_reg (V2QImode, operands[1]);
5113 : 8 : op1 = lowpart_subreg (V4QImode, op1, V2QImode);
5114 : 8 : emit_insn (gen_sse4_1_<code>v2qiv2si2 (operands[0], op1));
5115 : 8 : DONE;
5116 : : })
5117 : :
5118 : : (define_insn "sse4_1_<code>v2qiv2hi2"
5119 : : [(set (match_operand:V2HI 0 "register_operand" "=Yr,*x,Yw")
5120 : : (any_extend:V2HI
5121 : : (vec_select:V2QI
5122 : : (match_operand:V4QI 1 "register_operand" "Yr,*x,Yw")
5123 : : (parallel [(const_int 0) (const_int 1)]))))]
5124 : 47 : "TARGET_SSE4_1"
5125 : : "%vpmov<extsuffix>bw\t{%1, %0|%0, %1}"
5126 : : [(set_attr "isa" "noavx,noavx,avx")
5127 : : (set_attr "type" "ssemov")
5128 : 490 : (set_attr "prefix_extra" "1")
5129 : : (set_attr "prefix" "orig,orig,maybe_evex")
5130 : 490 : (set_attr "mode" "TI")])
5131 : 490 :
5132 : 106754 : (define_expand "<insn>v2qiv2hi2"
5133 : 106264 : [(set (match_operand:V2HI 0 "register_operand")
5134 : 3 : (any_extend:V2HI
5135 : 106267 : (match_operand:V2QI 1 "register_operand")))]
5136 : : "TARGET_SSE2"
5137 : 63 : {
5138 : 63 : if (!TARGET_SSE4_1)
5139 : 3 : {
5140 : 54 : ix86_expand_sse_extend (operands[0], operands[1], <u_bool>);
5141 : 54 : DONE;
5142 : 2466 : }
5143 : :
5144 : 6 : rtx op1 = force_reg (V2QImode, operands[1]);
5145 : 6 : op1 = lowpart_subreg (V4QImode, op1, V2QImode);
5146 : 2472 : emit_insn (gen_sse4_1_<code>v2qiv2hi2 (operands[0], op1));
5147 : 2472 : DONE;
5148 : 2466 : })
5149 : 2466 :
5150 : 2466 : (define_expand "trunc<mode><mmxhalfmodelower>2"
5151 : 2466 : [(set (match_operand:<mmxhalfmode> 0 "register_operand")
5152 : 2466 : (truncate:<mmxhalfmode>
5153 : 2466 : (match_operand:VI2_32_64 1 "register_operand")))]
5154 : 2466 : "TARGET_AVX2"
5155 : 23 : {
5156 : 41 : if (TARGET_AVX512VL && TARGET_AVX512BW)
5157 : 39 : emit_insn (gen_avx512vl_trunc<mode><mmxhalfmodelower>2 (operands[0], operands[1]));
5158 : : else
5159 : 2 : ix86_expand_trunc_with_avx2_noavx512f (operands[0], operands[1], <mmxbytemode>mode);
5160 : 319 : DONE;
5161 : 9 : })
5162 : 287 :
5163 : 287 : (define_insn "avx512vl_trunc<mode><mmxhalfmodelower>2"
5164 : 287 : [(set (match_operand:<mmxhalfmode> 0 "register_operand" "=v")
5165 : : (truncate:<mmxhalfmode>
5166 : : (match_operand:VI2_32_64 1 "register_operand" "v")))]
5167 : 169 : "TARGET_AVX512VL && TARGET_AVX512BW"
5168 : : "vpmovwb\t{%1, %0|%0, %1}"
5169 : : [(set_attr "type" "ssemov")
5170 : : (set_attr "prefix" "evex")
5171 : 73 : (set_attr "mode" "TI")])
5172 : 73 :
5173 : 285 : (define_mode_iterator V2QI_V2HI [V2QI V2HI])
5174 : : (define_mode_attr v2qi_quad_v2hi_double
5175 : 212 : [(V2QI "V8QI") (V2HI "V4HI")])
5176 : 212 : (define_expand "truncv2si<mode>2"
5177 : 212 : [(set (match_operand:V2QI_V2HI 0 "register_operand")
5178 : : (truncate:V2QI_V2HI
5179 : : (match_operand:V2SI 1 "register_operand")))]
5180 : : "TARGET_AVX2 && TARGET_MMX_WITH_SSE"
5181 : 44 : {
5182 : 44 : if (TARGET_AVX512VL)
5183 : 14 : emit_insn (gen_avx512vl_truncv2si<mode>2 (operands[0], operands[1]));
5184 : : else
5185 : 30 : ix86_expand_trunc_with_avx2_noavx512f (operands[0], operands[1], <v2qi_quad_v2hi_double>mode);
5186 : 44 : DONE;
5187 : : })
5188 : :
5189 : : (define_insn "avx512vl_truncv2si<mode>2"
5190 : : [(set (match_operand:V2QI_V2HI 0 "register_operand" "=v")
5191 : : (truncate:V2QI_V2HI
5192 : : (match_operand:V2SI 1 "register_operand" "v")))]
5193 : 108 : "TARGET_AVX512VL && TARGET_MMX_WITH_SSE"
5194 : : "vpmovd<mmxvecsize>\t{%1, %0|%0, %1}"
5195 : 35 : [(set_attr "type" "ssemov")
5196 : 15 : (set_attr "prefix" "evex")
5197 : 35 : (set_attr "mode" "TI")])
5198 : :
5199 : 267 : ;; Pack/unpack vector modes
5200 : : (define_mode_attr mmxpackmode
5201 : 339 : [(V4HI "V8QI") (V2SI "V4HI")])
5202 : 305 :
5203 : 339 : (define_expand "vec_pack_trunc_<mode>"
5204 : : [(match_operand:<mmxpackmode> 0 "register_operand")
5205 : : (match_operand:MMXMODE24 1 "register_operand")
5206 : : (match_operand:MMXMODE24 2 "register_operand")]
5207 : : "TARGET_MMX_WITH_SSE"
5208 : 660 : {
5209 : 660 : rtx op1 = gen_lowpart (<mmxpackmode>mode, operands[1]);
5210 : 660 : rtx op2 = gen_lowpart (<mmxpackmode>mode, operands[2]);
5211 : 660 : ix86_expand_vec_extract_even_odd (operands[0], op1, op2, 0);
5212 : 660 : DONE;
5213 : : })
5214 : :
5215 : : (define_expand "vec_pack_trunc_v2hi"
5216 : : [(match_operand:V4QI 0 "register_operand")
5217 : : (match_operand:V2HI 1 "register_operand")
5218 : : (match_operand:V2HI 2 "register_operand")]
5219 : : "TARGET_SSE2"
5220 : 51 : {
5221 : 51 : rtx op1 = gen_lowpart (V4QImode, operands[1]);
5222 : 51 : rtx op2 = gen_lowpart (V4QImode, operands[2]);
5223 : 51 : ix86_expand_vec_extract_even_odd (operands[0], op1, op2, 0);
5224 : 51 : DONE;
5225 : 5 : })
5226 : 3 :
5227 : 5 : (define_mode_attr mmxunpackmode
5228 : 8 : [(V8QI "V4HI") (V4HI "V2SI")])
5229 : 5 :
5230 : 3 : (define_expand "vec_unpacks_lo_<mode>"
5231 : : [(match_operand:<mmxunpackmode> 0 "register_operand")
5232 : : (match_operand:MMXMODE12 1 "register_operand")]
5233 : : "TARGET_MMX_WITH_SSE"
5234 : 283 : "ix86_expand_sse_unpack (operands[0], operands[1], false, false); DONE;")
5235 : :
5236 : : (define_expand "vec_unpacks_hi_<mode>"
5237 : : [(match_operand:<mmxunpackmode> 0 "register_operand")
5238 : 1 : (match_operand:MMXMODE12 1 "register_operand")]
5239 : : "TARGET_MMX_WITH_SSE"
5240 : 288 : "ix86_expand_sse_unpack (operands[0], operands[1], false, true); DONE;")
5241 : 0 :
5242 : 1 : (define_expand "vec_unpacku_lo_<mode>"
5243 : : [(match_operand:<mmxunpackmode> 0 "register_operand")
5244 : : (match_operand:MMXMODE12 1 "register_operand")]
5245 : : "TARGET_MMX_WITH_SSE"
5246 : 858 : "ix86_expand_sse_unpack (operands[0], operands[1], true, false); DONE;")
5247 : :
5248 : 430 : (define_expand "vec_unpacku_hi_<mode>"
5249 : 430 : [(match_operand:<mmxunpackmode> 0 "register_operand")
5250 : 430 : (match_operand:MMXMODE12 1 "register_operand")]
5251 : : "TARGET_MMX_WITH_SSE"
5252 : 435 : "ix86_expand_sse_unpack (operands[0], operands[1], true, true); DONE;")
5253 : :
5254 : 5 : (define_expand "vec_unpacks_lo_v4qi"
5255 : 5 : [(match_operand:V2HI 0 "register_operand")
5256 : 5 : (match_operand:V4QI 1 "register_operand")]
5257 : : "TARGET_SSE2"
5258 : 75 : "ix86_expand_sse_unpack (operands[0], operands[1], false, false); DONE;")
5259 : 0 :
5260 : 75 : (define_expand "vec_unpacks_hi_v4qi"
5261 : 75 : [(match_operand:V2HI 0 "register_operand")
5262 : 75 : (match_operand:V4QI 1 "register_operand")]
5263 : 0 : "TARGET_SSE2"
5264 : 169 : "ix86_expand_sse_unpack (operands[0], operands[1], false, true); DONE;")
5265 : 49 :
5266 : 169 : (define_expand "vec_unpacku_lo_v4qi"
5267 : 218 : [(match_operand:V2HI 0 "register_operand")
5268 : 169 : (match_operand:V4QI 1 "register_operand")]
5269 : 49 : "TARGET_SSE2"
5270 : 5 : "ix86_expand_sse_unpack (operands[0], operands[1], true, false); DONE;")
5271 : 1673 :
5272 : : (define_expand "vec_unpacku_hi_v4qi"
5273 : 1673 : [(match_operand:V2HI 0 "register_operand")
5274 : 0 : (match_operand:V4QI 1 "register_operand")]
5275 : 1673 : "TARGET_SSE2"
5276 : 5 : "ix86_expand_sse_unpack (operands[0], operands[1], true, true); DONE;")
5277 : 197 :
5278 : : (define_insn "*mmx_pinsrd"
5279 : 197 : [(set (match_operand:V2SI 0 "register_operand" "=x,Yv")
5280 : 0 : (vec_merge:V2SI
5281 : 197 : (vec_duplicate:V2SI
5282 : : (match_operand:SI 2 "nonimmediate_operand" "jrjm,rm"))
5283 : 42 : (match_operand:V2SI 1 "register_operand" "0,Yv")
5284 : : (match_operand:SI 3 "const_int_operand")))]
5285 : 252 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE
5286 : 210 : && ((unsigned) exact_log2 (INTVAL (operands[3]))
5287 : 252 : < GET_MODE_NUNITS (V2SImode))"
5288 : 26 : {
5289 : 52 : operands[3] = GEN_INT (exact_log2 (INTVAL (operands[3])));
5290 : 26 : switch (which_alternative)
5291 : 21 : {
5292 : 21 : case 1:
5293 : 0 : return "vpinsrd\t{%3, %2, %1, %0|%0, %1, %2, %3}";
5294 : 0 : case 0:
5295 : 21 : return "pinsrd\t{%3, %2, %0|%0, %2, %3}";
5296 : 0 : default:
5297 : 0 : gcc_unreachable ();
5298 : : }
5299 : : }
5300 : : [(set_attr "isa" "noavx,avx")
5301 : : (set_attr "addr" "gpr16,*")
5302 : : (set_attr "prefix_extra" "1")
5303 : 0 : (set_attr "type" "sselog")
5304 : : (set_attr "length_immediate" "1")
5305 : : (set_attr "prefix" "orig,vex")
5306 : : (set_attr "mode" "TI")])
5307 : :
5308 : : (define_insn "*mmx_pinsrw"
5309 : : [(set (match_operand:V4FI_64 0 "register_operand" "=y,x,YW,&x")
5310 : : (vec_merge:V4FI_64
5311 : : (vec_duplicate:V4FI_64
5312 : : (match_operand:<mmxscalarmode> 2 "nonimmediate_operand" "rm,rm,rm,x"))
5313 : : (match_operand:V4FI_64 1 "register_operand" "0,0,YW,x")
5314 : : (match_operand:SI 3 "const_int_operand")))]
5315 : 63 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5316 : 363 : && (TARGET_SSE || TARGET_3DNOW_A)
5317 : 363 : && ((unsigned) exact_log2 (INTVAL (operands[3]))
5318 : 15 : < GET_MODE_NUNITS (V4HImode))"
5319 : 38 : {
5320 : 38 : operands[3] = GEN_INT (exact_log2 (INTVAL (operands[3])));
5321 : 38 : switch (which_alternative)
5322 : 681 : {
5323 : 681 : case 3:
5324 : : return "#";
5325 : 16 : case 2:
5326 : 1045 : if (MEM_P (operands[2]))
5327 : : return "vpinsrw\t{%3, %2, %1, %0|%0, %1, %2, %3}";
5328 : : else
5329 : 16 : return "vpinsrw\t{%3, %k2, %1, %0|%0, %1, %k2, %3}";
5330 : 22 : case 1:
5331 : 22 : case 0:
5332 : 22 : if (MEM_P (operands[2]))
5333 : : return "pinsrw\t{%3, %2, %0|%0, %2, %3}";
5334 : : else
5335 : 12 : return "pinsrw\t{%3, %k2, %0|%0, %k2, %3}";
5336 : 0 : default:
5337 : 0 : gcc_unreachable ();
5338 : : }
5339 : : }
5340 : : [(set_attr "isa" "*,sse2_noavx,avx,sse4")
5341 : : (set_attr "mmx_isa" "native,*,*,*")
5342 : : (set_attr "type" "mmxcvt,sselog,sselog,sselog")
5343 : 43 : (set_attr "length_immediate" "1")
5344 : : (set_attr "mode" "DI,TI,TI,TI")])
5345 : :
5346 : : ;; For TARGET_SSE2, implement insert from XMM reg with PSHULFW + PBLENDW.
5347 : : (define_split
5348 : : [(set (match_operand:V4FI_64 0 "sse_reg_operand")
5349 : : (vec_merge:V4FI_64
5350 : : (vec_duplicate:V4FI_64
5351 : : (match_operand:<mmxscalarmode> 2 "sse_reg_operand"))
5352 : : (match_operand:V4FI_64 1 "sse_reg_operand")
5353 : : (match_operand:SI 3 "const_int_operand")))]
5354 : 4 : "TARGET_MMX_WITH_SSE && TARGET_SSE4_1 && reload_completed
5355 : 4 : && ((unsigned) exact_log2 (INTVAL (operands[3]))
5356 : 3 : < GET_MODE_NUNITS (<MODE>mode))"
5357 : : [(set (match_dup 0)
5358 : 4 : (vec_duplicate:V4FI_64 (match_dup 2)))
5359 : : (set (match_dup 0)
5360 : 113 : (vec_merge:V4FI_64 (match_dup 1) (match_dup 0) (match_dup 3)))]
5361 : 117 : "operands[3] = GEN_INT (~INTVAL (operands[3]) & 0xf);")
5362 : :
5363 : : (define_insn "*mmx_pinsrb"
5364 : 118 : [(set (match_operand:V8QI 0 "register_operand" "=x,YW")
5365 : : (vec_merge:V8QI
5366 : : (vec_duplicate:V8QI
5367 : : (match_operand:QI 2 "nonimmediate_operand" "jrjm,rm"))
5368 : : (match_operand:V8QI 1 "register_operand" "0,YW")
5369 : 4 : (match_operand:SI 3 "const_int_operand")))]
5370 : 74 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE
5371 : 74 : && ((unsigned) exact_log2 (INTVAL (operands[3]))
5372 : 74 : < GET_MODE_NUNITS (V8QImode))"
5373 : 5 : {
5374 : 26933 : operands[3] = GEN_INT (exact_log2 (INTVAL (operands[3])));
5375 : 5 : switch (which_alternative)
5376 : 26930 : {
5377 : 26935 : case 1:
5378 : 26928 : if (MEM_P (operands[2]))
5379 : : return "vpinsrb\t{%3, %2, %1, %0|%0, %1, %2, %3}";
5380 : 7 : else
5381 : 5 : return "vpinsrb\t{%3, %k2, %1, %0|%0, %1, %k2, %3}";
5382 : 0 : case 0:
5383 : 0 : if (MEM_P (operands[2]))
5384 : : return "pinsrb\t{%3, %2, %0|%0, %2, %3}";
5385 : : else
5386 : 0 : return "pinsrb\t{%3, %k2, %0|%0, %k2, %3}";
5387 : 0 : default:
5388 : 0 : gcc_unreachable ();
5389 : : }
5390 : : }
5391 : : [(set_attr "isa" "noavx,avx")
5392 : : (set_attr "type" "sselog")
5393 : : (set_attr "addr" "gpr16,*")
5394 : : (set_attr "prefix_extra" "1")
5395 : : (set_attr "length_immediate" "1")
5396 : : (set_attr "prefix" "orig,vex")
5397 : : (set_attr "mode" "TI")])
5398 : :
5399 : : (define_insn "*mmx_pextrw"
5400 : : [(set (match_operand:HI 0 "register_sse4nonimm_operand" "=r,r,jm,m")
5401 : 16 : (vec_select:HI
5402 : : (match_operand:V4HI 1 "register_operand" "y,YW,YW,YW")
5403 : : (parallel [(match_operand:SI 2 "const_0_to_3_operand")])))]
5404 : 2084 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5405 : 2084 : && (TARGET_SSE || TARGET_3DNOW_A)"
5406 : : "@
5407 : : pextrw\t{%2, %1, %k0|%k0, %1, %2}
5408 : : %vpextrw\t{%2, %1, %k0|%k0, %1, %2}
5409 : 448 : pextrw\t{%2, %1, %0|%0, %1, %2}
5410 : 448 : vpextrw\t{%2, %1, %0|%0, %1, %2}"
5411 : 440 : [(set_attr "isa" "*,sse2,sse4_noavx,avx")
5412 : 448 : (set_attr "addr" "*,*,gpr16,*")
5413 : : (set_attr "mmx_isa" "native,*,*,*")
5414 : : (set_attr "type" "mmxcvt,sselog1,sselog1,sselog1")
5415 : : (set_attr "length_immediate" "1")
5416 : : (set_attr "prefix" "orig,maybe_vex,maybe_vex,maybe_evex")
5417 : : (set_attr "mode" "DI,TI,TI,TI")])
5418 : :
5419 : : (define_insn "*mmx_pextrw<mode>"
5420 : : [(set (match_operand:<mmxscalarmode> 0 "register_sse4nonimm_operand" "=?r,?r,jm,m,x,Yw")
5421 : : (vec_select:<mmxscalarmode>
5422 : : (match_operand:V4F_64 1 "register_operand" "y,YW,YW,YW,0,YW")
5423 : : (parallel [(match_operand:SI 2 "const_0_to_3_operand")])))]
5424 : 98 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5425 : 0 : && (TARGET_SSE || TARGET_3DNOW_A)"
5426 : 26 : {
5427 : 16 : switch (which_alternative)
5428 : : {
5429 : 6 : case 0:
5430 : 6 : case 1:
5431 : 6 : return "%vpextrw\t{%2, %1, %k0|%k0, %1, %2}";
5432 : 10 : case 2:
5433 : 4 : case 3:
5434 : 4 : return "%vpextrw\t{%2, %1, %0|%0, %1, %2}";
5435 : 4 : case 4:
5436 : 4 : operands[2] = GEN_INT (INTVAL (operands[2]) * 2);
5437 : 4 : return "psrldq\t{%2, %0|%0, %2}";
5438 : 8 : case 5:
5439 : 8 : operands[2] = GEN_INT (INTVAL (operands[2]) * 2);
5440 : 8 : return "vpsrldq\t{%2, %1, %0|%0, %1, %2}";
5441 : :
5442 : 0 : default:
5443 : 0 : gcc_unreachable ();
5444 : : }
5445 : : }
5446 : : [(set_attr "isa" "*,sse2,sse4_noavx,avx,noavx,avx")
5447 : : (set_attr "addr" "*,*,gpr16,*,*,*")
5448 : : (set_attr "mmx_isa" "native,*,*,*,*,*")
5449 : 0 : (set_attr "type" "mmxcvt,sselog1,sselog1,sselog1,sseishft1,sseishft1")
5450 : : (set_attr "length_immediate" "1")
5451 : : (set_attr "prefix" "orig,maybe_vex,maybe_vex,maybe_evex,orig,maybe_evex")
5452 : : (set_attr "mode" "DI,TI,TI,TI,TI,TI")])
5453 : :
5454 : : (define_insn "*mmx_pextrw_zext"
5455 : : [(set (match_operand:SWI48 0 "register_operand" "=r,r")
5456 : : (zero_extend:SWI48
5457 : : (vec_select:HI
5458 : : (match_operand:V4HI 1 "register_operand" "y,YW")
5459 : : (parallel [(match_operand:SI 2 "const_0_to_3_operand")]))))]
5460 : 6729 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5461 : 6729 : && (TARGET_SSE || TARGET_3DNOW_A)"
5462 : : "@
5463 : : pextrw\t{%2, %1, %k0|%k0, %1, %2}
5464 : : %vpextrw\t{%2, %1, %k0|%k0, %1, %2}"
5465 : 4018 : [(set_attr "isa" "*,sse2")
5466 : 4018 : (set_attr "mmx_isa" "native,*")
5467 : : (set_attr "type" "mmxcvt,sselog1")
5468 : : (set_attr "length_immediate" "1")
5469 : : (set_attr "prefix" "orig,maybe_vex")
5470 : : (set_attr "mode" "DI,TI")])
5471 : :
5472 : : (define_insn "*mmx_pextrb"
5473 : : [(set (match_operand:QI 0 "nonimmediate_operand" "=jr,jm,r,m")
5474 : : (vec_select:QI
5475 : : (match_operand:V8QI 1 "register_operand" "YW,YW,YW,YW")
5476 : 0 : (parallel [(match_operand:SI 2 "const_0_to_7_operand")])))]
5477 : 3142 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
5478 : : "@
5479 : : pextrb\t{%2, %1, %k0|%k0, %1, %2}
5480 : : pextrb\t{%2, %1, %0|%0, %1, %2}
5481 : 50 : vpextrb\t{%2, %1, %k0|%k0, %1, %2}
5482 : 50 : vpextrb\t{%2, %1, %0|%0, %1, %2}"
5483 : 43 : [(set_attr "isa" "noavx,noavx,avx,avx")
5484 : 50 : (set_attr "addr" "*,gpr16,*,*")
5485 : : (set_attr "type" "sselog1")
5486 : : (set_attr "prefix_extra" "1")
5487 : : (set_attr "length_immediate" "1")
5488 : : (set_attr "prefix" "maybe_vex")
5489 : : (set_attr "mode" "TI")])
5490 : :
5491 : : (define_insn "*mmx_pextrb_zext"
5492 : : [(set (match_operand:SWI248 0 "register_operand" "=jr,r")
5493 : : (zero_extend:SWI248
5494 : : (vec_select:QI
5495 : : (match_operand:V8QI 1 "register_operand" "YW,YW")
5496 : : (parallel [(match_operand:SI 2 "const_0_to_7_operand")]))))]
5497 : 4817 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
5498 : : "%vpextrb\t{%2, %1, %k0|%k0, %1, %2}"
5499 : : [(set_attr "isa" "noavx,avx")
5500 : : (set_attr "type" "sselog1")
5501 : 146 : (set_attr "prefix_extra" "1")
5502 : 146 : (set_attr "length_immediate" "1")
5503 : : (set_attr "prefix" "maybe_vex")
5504 : : (set_attr "mode" "TI")])
5505 : :
5506 : : (define_insn "mmx_pshufbv8qi3"
5507 : : [(set (match_operand:V8QI 0 "register_operand" "=x,Yw")
5508 : : (unspec:V8QI
5509 : : [(match_operand:V8QI 1 "register_operand" "0,Yw")
5510 : : (match_operand:V16QI 2 "vector_operand" "xja,Ywm")]
5511 : : UNSPEC_PSHUFB))]
5512 : 2614 : "TARGET_SSSE3 && TARGET_MMX_WITH_SSE"
5513 : 259 : "@
5514 : : pshufb\t{%2, %0|%0, %2}
5515 : : vpshufb\t{%2, %1, %0|%0, %1, %2}"
5516 : 1564 : [(set_attr "isa" "noavx,avx")
5517 : 1564 : (set_attr "addr" "gpr16,*")
5518 : 1556 : (set_attr "type" "sselog1")
5519 : 1556 : (set_attr "prefix_extra" "1")
5520 : 1564 : (set_attr "prefix" "orig,maybe_evex")
5521 : : (set_attr "btver2_decode" "vector")
5522 : : (set_attr "mode" "TI")])
5523 : :
5524 : : (define_insn "mmx_pshufbv4qi3"
5525 : : [(set (match_operand:V4QI 0 "register_operand" "=x,Yw")
5526 : : (unspec:V4QI
5527 : : [(match_operand:V4QI 1 "register_operand" "0,Yw")
5528 : : (match_operand:V16QI 2 "vector_operand" "xja,Ywm")]
5529 : : UNSPEC_PSHUFB))]
5530 : 1552 : "TARGET_SSSE3"
5531 : 12 : "@
5532 : : pshufb\t{%2, %0|%0, %2}
5533 : : vpshufb\t{%2, %1, %0|%0, %1, %2}"
5534 : : [(set_attr "isa" "noavx,avx")
5535 : : (set_attr "addr" "gpr16,*")
5536 : : (set_attr "type" "sselog1")
5537 : : (set_attr "prefix_extra" "1")
5538 : 51123 : (set_attr "prefix" "orig,maybe_evex")
5539 : 51123 : (set_attr "btver2_decode" "vector")
5540 : : (set_attr "mode" "TI")])
5541 : 11091 :
5542 : 11091 : (define_expand "mmx_pshufw"
5543 : 11091 : [(match_operand:V4HI 0 "register_operand")
5544 : : (match_operand:V4HI 1 "register_mmxmem_operand")
5545 : 11007 : (match_operand:SI 2 "const_int_operand")]
5546 : 11007 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5547 : 11007 : && (TARGET_SSE || TARGET_3DNOW_A)"
5548 : 75 : {
5549 : 9283 : int mask = INTVAL (operands[2]);
5550 : 9283 : emit_insn (gen_mmx_pshufwv4hi_1 (operands[0], operands[1],
5551 : 9208 : GEN_INT ((mask >> 0) & 3),
5552 : 14565 : GEN_INT ((mask >> 2) & 3),
5553 : 75 : GEN_INT ((mask >> 4) & 3),
5554 : 75 : GEN_INT ((mask >> 6) & 3)));
5555 : 75 : DONE;
5556 : : })
5557 : :
5558 : : (define_insn "mmx_pshufw<mode>_1"
5559 : : [(set (match_operand:V4FI_64 0 "register_operand" "=y,Yw")
5560 : : (vec_select:V4FI_64
5561 : : (match_operand:V4FI_64 1 "register_mmxmem_operand" "ym,Yw")
5562 : : (parallel [(match_operand 2 "const_0_to_3_operand")
5563 : : (match_operand 3 "const_0_to_3_operand")
5564 : : (match_operand 4 "const_0_to_3_operand")
5565 : : (match_operand 5 "const_0_to_3_operand")])))]
5566 : 417 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5567 : 0 : && (TARGET_SSE || TARGET_3DNOW_A)"
5568 : 6320 : {
5569 : 1118 : int mask = 0;
5570 : 1118 : mask |= INTVAL (operands[2]) << 0;
5571 : 12905 : mask |= INTVAL (operands[3]) << 2;
5572 : 12905 : mask |= INTVAL (operands[4]) << 4;
5573 : 9829 : mask |= INTVAL (operands[5]) << 6;
5574 : 8711 : operands[2] = GEN_INT (mask);
5575 : 18810 :
5576 : 1118 : switch (which_alternative)
5577 : : {
5578 : : case 0:
5579 : : return "pshufw\t{%2, %1, %0|%0, %1, %2}";
5580 : 1118 : case 1:
5581 : 405359 : return "%vpshuflw\t{%2, %1, %0|%0, %1, %2}";
5582 : 0 : default:
5583 : 0 : gcc_unreachable ();
5584 : : }
5585 : 404241 : }
5586 : 404241 : [(set_attr "isa" "*,sse2")
5587 : 404241 : (set_attr "mmx_isa" "native,*")
5588 : 404241 : (set_attr "type" "mmxcvt,sselog1")
5589 : 406051 : (set_attr "length_immediate" "1")
5590 : 404241 : (set_attr "mode" "DI,TI")])
5591 : 404241 :
5592 : 404241 : (define_insn "*mmx_pshufd_1"
5593 : : [(set (match_operand:V2SI 0 "register_operand" "=Yv")
5594 : 320518 : (vec_select:V2SI
5595 : 320518 : (match_operand:V2SI 1 "register_operand" "Yv")
5596 : 320518 : (parallel [(match_operand 2 "const_0_to_1_operand")
5597 : 320518 : (match_operand 3 "const_0_to_1_operand")])))]
5598 : 328069 : "TARGET_MMX_WITH_SSE"
5599 : 692 : {
5600 : 319954 : int mask = 0;
5601 : 319954 : mask |= INTVAL (operands[2]) << 0;
5602 : 319962 : mask |= INTVAL (operands[3]) << 2;
5603 : 700 : mask |= 2 << 4;
5604 : 700 : mask |= 3 << 6;
5605 : 700 : operands[2] = GEN_INT (mask);
5606 : 8 :
5607 : 319954 : return "%vpshufd\t{%2, %1, %0|%0, %1, %2}";
5608 : 319262 : }
5609 : 319262 : [(set_attr "type" "sselog1")
5610 : 319262 : (set_attr "prefix_data16" "1")
5611 : 319262 : (set_attr "length_immediate" "1")
5612 : 319262 : (set_attr "mode" "TI")])
5613 : 319262 :
5614 : : (define_insn "*mmx_pblendw64"
5615 : 17729 : [(set (match_operand:V4FI_64 0 "register_operand" "=Yr,*x,x")
5616 : 17729 : (vec_merge:V4FI_64
5617 : 17729 : (match_operand:V4FI_64 2 "register_operand" "Yr,*x,x")
5618 : 17729 : (match_operand:V4FI_64 1 "register_operand" "0,0,x")
5619 : 17729 : (match_operand:SI 3 "const_0_to_15_operand")))]
5620 : 20548 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
5621 : : "@
5622 : 13760 : pblendw\t{%3, %2, %0|%0, %2, %3}
5623 : 13760 : pblendw\t{%3, %2, %0|%0, %2, %3}
5624 : 5880 : vpblendw\t{%3, %2, %1, %0|%0, %1, %2, %3}"
5625 : 19640 : [(set_attr "isa" "noavx,noavx,avx")
5626 : : (set_attr "type" "ssemov")
5627 : 5880 : (set_attr "prefix_extra" "1")
5628 : : (set_attr "length_immediate" "1")
5629 : : (set_attr "prefix" "orig,orig,vex")
5630 : : (set_attr "mode" "TI")])
5631 : :
5632 : : (define_insn "*mmx_pblendw32"
5633 : : [(set (match_operand:V2FI_32 0 "register_operand" "=Yr,*x,x")
5634 : : (vec_merge:V2FI_32
5635 : : (match_operand:V2FI_32 2 "register_operand" "Yr,*x,x")
5636 : : (match_operand:V2FI_32 1 "register_operand" "0,0,x")
5637 : : (match_operand:SI 3 "const_0_to_7_operand")))]
5638 : 1 : "TARGET_SSE4_1"
5639 : : "@
5640 : : pblendw\t{%3, %2, %0|%0, %2, %3}
5641 : : pblendw\t{%3, %2, %0|%0, %2, %3}
5642 : 0 : vpblendw\t{%3, %2, %1, %0|%0, %1, %2, %3}"
5643 : 0 : [(set_attr "isa" "noavx,noavx,avx")
5644 : : (set_attr "type" "ssemov")
5645 : 151850 : (set_attr "prefix_extra" "1")
5646 : : (set_attr "length_immediate" "1")
5647 : 54069 : (set_attr "prefix" "orig,orig,vex")
5648 : 54069 : (set_attr "mode" "TI")])
5649 : :
5650 : 2366 : ;; Optimize V2SImode load from memory, swapping the elements and
5651 : 2366 : ;; storing back into the memory into DImode rotate of the memory by 32.
5652 : : (define_split
5653 : 2366 : [(set (match_operand:V2SI 0 "memory_operand")
5654 : : (vec_select:V2SI (match_dup 0)
5655 : : (parallel [(const_int 1) (const_int 0)])))]
5656 : 49 : "TARGET_64BIT && (TARGET_READ_MODIFY_WRITE || optimize_insn_for_size_p ())"
5657 : 49 : [(set (match_dup 0)
5658 : : (rotate:DI (match_dup 0) (const_int 32)))]
5659 : 49 : "operands[0] = adjust_address (operands[0], DImode, 0);")
5660 : :
5661 : : (define_insn "mmx_pswapdv2si2"
5662 : 49 : [(set (match_operand:V2SI 0 "register_operand" "=y,Yv")
5663 : : (vec_select:V2SI
5664 : 434144 : (match_operand:V2SI 1 "register_mmxmem_operand" "ym,Yv")
5665 : : (parallel [(const_int 1) (const_int 0)])))]
5666 : 254270 : "TARGET_3DNOW_A"
5667 : 399671 : "@
5668 : 192138 : pswapd\t{%1, %0|%0, %1}
5669 : : %vpshufd\t{$0xe1, %1, %0|%0, %1, 0xe1}";
5670 : 1183691 : [(set_attr "isa" "*,sse2")
5671 : 1111077 : (set_attr "mmx_isa" "native,*")
5672 : 1111070 : (set_attr "type" "mmxcvt,sselog1")
5673 : 138062 : (set_attr "prefix_extra" "1,*")
5674 : 1078356 : (set_attr "length_immediate" "*,1")
5675 : 28227 : (set_attr "mode" "DI,TI")])
5676 : 810713 :
5677 : 782493 : (define_insn "*vec_dupv4hi"
5678 : 3 : [(set (match_operand:V4HI 0 "register_operand" "=y,Yw")
5679 : 87514 : (vec_duplicate:V4HI
5680 : 87514 : (truncate:HI
5681 : : (match_operand:SI 1 "register_operand" "0,Yw"))))]
5682 : 8202 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5683 : 8118 : && (TARGET_SSE || TARGET_3DNOW_A)"
5684 : : "@
5685 : : pshufw\t{$0, %0, %0|%0, %0, 0}
5686 : : %vpshuflw\t{$0, %1, %0|%0, %1, 0}"
5687 : 202 : [(set_attr "isa" "*,sse2")
5688 : 202 : (set_attr "mmx_isa" "native,*")
5689 : 202 : (set_attr "type" "mmxcvt,sselog1")
5690 : 202 : (set_attr "length_immediate" "1")
5691 : : (set_attr "mode" "DI,TI")])
5692 : :
5693 : : (define_insn "*vec_dup<mode>"
5694 : : [(set (match_operand:V4FI_64 0 "register_operand" "=Yw")
5695 : : (vec_duplicate:V4FI_64
5696 : : (match_operand:<mmxscalarmode> 1 "register_operand" "Yw")))]
5697 : 32 : "TARGET_MMX_WITH_SSE"
5698 : 76 : "%vpshuflw\t{$0, %1, %0|%0, %1, 0}"
5699 : : [(set_attr "isa" "sse2")
5700 : : (set_attr "type" "sselog1")
5701 : 13822 : (set_attr "length_immediate" "1")
5702 : 13822 : (set_attr "mode" "TI")])
5703 : 13059 :
5704 : 13059 : (define_insn "*vec_dupv2si"
5705 : 17211 : [(set (match_operand:V2SI 0 "register_operand" "=y,Yv")
5706 : : (vec_duplicate:V2SI
5707 : : (match_operand:SI 1 "register_operand" "0,Yv")))]
5708 : 10002 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
5709 : 698 : "@
5710 : : punpckldq\t%0, %0
5711 : : %vpshufd\t{$0xe0, %1, %0|%0, %1, 0xe0}"
5712 : 23 : [(set_attr "isa" "*,sse2")
5713 : 23 : (set_attr "mmx_isa" "native,*")
5714 : 18 : (set_attr "type" "mmxcvt,sselog1")
5715 : 18 : (set_attr "prefix_data16" "*,1")
5716 : 23 : (set_attr "length_immediate" "*,1")
5717 : : (set_attr "mode" "DI,TI")])
5718 : :
5719 : : (define_insn "*mmx_concatv2si"
5720 : : [(set (match_operand:V2SI 0 "register_operand" "=y,y")
5721 : : (vec_concat:V2SI
5722 : : (match_operand:SI 1 "nonimmediate_operand" " 0,rm")
5723 : : (match_operand:SI 2 "nonimm_or_0_operand" "ym,C")))]
5724 : 397179 : "TARGET_MMX && !TARGET_SSE"
5725 : : "@
5726 : 397179 : punpckldq\t{%2, %0|%0, %2}
5727 : : movd\t{%1, %0|%0, %1}"
5728 : : [(set_attr "type" "mmxcvt,mmxmov")
5729 : : (set_attr "mode" "DI")])
5730 : :
5731 : : (define_expand "vec_setv2si"
5732 : : [(match_operand:V2SI 0 "register_operand")
5733 : : (match_operand:SI 1 "register_operand")
5734 : : (match_operand 2 "vec_setm_mmx_operand")]
5735 : : "TARGET_MMX || TARGET_MMX_WITH_SSE"
5736 : 169 : {
5737 : 169 : if (CONST_INT_P (operands[2]))
5738 : 167 : ix86_expand_vector_set (TARGET_MMX_WITH_SSE, operands[0], operands[1],
5739 : 167 : INTVAL (operands[2]));
5740 : : else
5741 : 2 : ix86_expand_vector_set_var (operands[0], operands[1], operands[2]);
5742 : 169 : DONE;
5743 : : })
5744 : :
5745 : : ;; Avoid combining registers from different units in a single alternative,
5746 : : ;; see comment above inline_secondary_memory_needed function in i386.cc
5747 : : (define_insn_and_split "*vec_extractv2si_0"
5748 : : [(set (match_operand:SI 0 "nonimmediate_operand" "=x,m,y, m,r,r")
5749 : : (vec_select:SI
5750 : : (match_operand:V2SI 1 "nonimmediate_operand" "xm,x,ym,y,m,x")
5751 : : (parallel [(const_int 0)])))]
5752 : 21326 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5753 : 21326 : && !(MEM_P (operands[0]) && MEM_P (operands[1]))"
5754 : : "#"
5755 : 3380 : "&& reload_completed"
5756 : 1673 : [(set (match_dup 0) (match_dup 1))]
5757 : 313948 : "operands[1] = gen_lowpart (SImode, operands[1]);"
5758 : 312275 : [(set_attr "isa" "*,*,*,*,*,sse2")
5759 : 312275 : (set_attr "mmx_isa" "*,*,native,native,*,*")
5760 : 113340 : (set (attr "preferred_for_speed")
5761 : 111667 : (cond [(eq_attr "alternative" "5")
5762 : : (symbol_ref "TARGET_INTER_UNIT_MOVES_FROM_VEC")
5763 : 1673 : ]
5764 : : (symbol_ref "true")))])
5765 : :
5766 : : (define_insn "*vec_extractv2si_0_zext_sse4"
5767 : : [(set (match_operand:DI 0 "register_operand" "=r,x")
5768 : 17 : (zero_extend:DI
5769 : : (vec_select:SI
5770 : 17 : (match_operand:V2SI 1 "register_operand" "x,x")
5771 : 17 : (parallel [(const_int 0)]))))]
5772 : 865 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && TARGET_SSE4_1"
5773 : : "#"
5774 : 848 : [(set_attr "isa" "x64,*")
5775 : : (set (attr "preferred_for_speed")
5776 : : (cond [(eq_attr "alternative" "0")
5777 : : (symbol_ref "TARGET_INTER_UNIT_MOVES_FROM_VEC")
5778 : : ]
5779 : : (symbol_ref "true")))])
5780 : :
5781 : : (define_insn "*vec_extractv2si_0_zext"
5782 : : [(set (match_operand:DI 0 "register_operand" "=r")
5783 : : (zero_extend:DI
5784 : : (vec_select:SI
5785 : : (match_operand:V2SI 1 "register_operand" "x")
5786 : : (parallel [(const_int 0)]))))]
5787 : 0 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5788 : 848 : && TARGET_64BIT && TARGET_SSE2 && TARGET_INTER_UNIT_MOVES_FROM_VEC"
5789 : : "#")
5790 : :
5791 : : (define_split
5792 : : [(set (match_operand:DI 0 "register_operand")
5793 : 3114 : (zero_extend:DI
5794 : 3114 : (vec_select:SI
5795 : : (match_operand:V2SI 1 "register_operand")
5796 : 2629 : (parallel [(const_int 0)]))))]
5797 : 394 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5798 : 394 : && TARGET_SSE2 && reload_completed"
5799 : 197 : [(set (match_dup 0) (zero_extend:DI (match_dup 1)))]
5800 : 197 : "operands[1] = gen_lowpart (SImode, operands[1]);")
5801 : :
5802 : 1351 : ;; Avoid combining registers from different units in a single alternative,
5803 : 1548 : ;; see comment above inline_secondary_memory_needed function in i386.cc
5804 : 1351 : (define_insn "*vec_extractv2si_1"
5805 : : [(set (match_operand:SI 0 "nonimmediate_operand" "=y,jrjm,rm,x,x,y,x,r")
5806 : 197 : (vec_select:SI
5807 : : (match_operand:V2SI 1 "nonimmediate_operand" " 0,x, x ,x,0,o,o,o")
5808 : : (parallel [(const_int 1)])))]
5809 : 13252 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5810 : 13252 : && !(MEM_P (operands[0]) && MEM_P (operands[1]))"
5811 : 746 : "@
5812 : : punpckhdq\t%0, %0
5813 : 746 : pextrd\t{$1, %1, %0|%0, %1, 1}
5814 : 164166 : vpextrd\t{$1, %1, %0|%0, %1, 1}
5815 : 164166 : %vpshufd\t{$0xe5, %1, %0|%0, %1, 0xe5}
5816 : 157246 : shufps\t{$0xe5, %0, %0|%0, %0, 0xe5}
5817 : 157246 : #
5818 : 318895 : #
5819 : : #"
5820 : : [(set_attr "isa" "*,sse4_noavx,avx,sse2,noavx,*,*,*")
5821 : : (set (attr "addr")
5822 : : (if_then_else (eq_attr "alternative" "1")
5823 : : (const_string "gpr16")
5824 : : (const_string "*")))
5825 : : (set_attr "mmx_isa" "native,*,*,*,*,native,*,*")
5826 : : (set_attr "type" "mmxcvt,ssemov,ssemov,sseshuf1,sseshuf1,mmxmov,ssemov,imov")
5827 : : (set (attr "length_immediate")
5828 : : (if_then_else (eq_attr "alternative" "1,2,3,4")
5829 : : (const_string "1")
5830 : : (const_string "*")))
5831 : : (set_attr "prefix" "orig,orig,maybe_evex,maybe_vex,orig,orig,orig,orig")
5832 : : (set_attr "mode" "DI,TI,TI,TI,V4SF,SI,SI,SI")])
5833 : :
5834 : : (define_split
5835 : : [(set (match_operand:SI 0 "register_operand")
5836 : : (vec_select:SI
5837 : : (match_operand:V2SI 1 "memory_operand")
5838 : : (parallel [(const_int 1)])))]
5839 : 42 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && reload_completed"
5840 : 42 : [(set (match_dup 0) (match_dup 1))]
5841 : 42 : "operands[1] = adjust_address (operands[1], SImode, 4);")
5842 : :
5843 : 4102 : (define_insn "*vec_extractv2si_1_zext"
5844 : 4144 : [(set (match_operand:DI 0 "register_operand" "=jr,r")
5845 : 2826 : (zero_extend:DI
5846 : 2826 : (vec_select:SI
5847 : 4175 : (match_operand:V2SI 1 "register_operand" "x,x")
5848 : : (parallel [(const_int 1)]))))]
5849 : 968 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
5850 : 968 : && TARGET_64BIT && TARGET_SSE4_1"
5851 : : "%vpextrd\t{$1, %1, %k0|%k0, %1, 1}"
5852 : 0 : [(set_attr "isa" "noavx,avx")
5853 : : (set_attr "type" "sselog1")
5854 : 0 : (set_attr "prefix_extra" "1")
5855 : 0 : (set_attr "length_immediate" "1")
5856 : 0 : (set_attr "prefix" "maybe_vex")
5857 : 4103 : (set_attr "mode" "TI")])
5858 : 4103 :
5859 : : (define_insn_and_split "*vec_extractv2si_zext_mem"
5860 : 1449 : [(set (match_operand:DI 0 "register_operand" "=y,x,r")
5861 : 1449 : (zero_extend:DI
5862 : 0 : (vec_select:SI
5863 : 1449 : (match_operand:V2SI 1 "memory_operand" "o,o,o")
5864 : : (parallel [(match_operand:SI 2 "const_0_to_1_operand")]))))]
5865 : 0 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && TARGET_64BIT"
5866 : 1449 : "#"
5867 : 0 : "&& reload_completed"
5868 : 197 : [(set (match_dup 0) (zero_extend:DI (match_dup 1)))]
5869 : 2627 : {
5870 : 2627 : operands[1] = adjust_address (operands[1], SImode, INTVAL (operands[2]) * 4);
5871 : 733 : }
5872 : 3360 : [(set_attr "isa" "*,sse2,*")
5873 : 2627 : (set_attr "mmx_isa" "native,*,*")])
5874 : 733 :
5875 : : (define_expand "vec_extractv2sisi"
5876 : : [(match_operand:SI 0 "register_operand")
5877 : 0 : (match_operand:V2SI 1 "register_operand")
5878 : : (match_operand 2 "const_int_operand")]
5879 : : "TARGET_MMX || TARGET_MMX_WITH_SSE"
5880 : 8560 : {
5881 : 8560 : ix86_expand_vector_extract (TARGET_MMX_WITH_SSE, operands[0],
5882 : 12012 : operands[1], INTVAL (operands[2]));
5883 : 8560 : DONE;
5884 : 3452 : })
5885 : 3452 :
5886 : 3452 : (define_expand "vec_initv2sisi"
5887 : : [(match_operand:V2SI 0 "register_operand")
5888 : : (match_operand 1)]
5889 : : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && TARGET_SSE"
5890 : 18361 : {
5891 : 34244 : ix86_expand_vector_init (TARGET_MMX_WITH_SSE, operands[0],
5892 : : operands[1]);
5893 : 18361 : DONE;
5894 : : })
5895 : :
5896 : 2 : (define_expand "vec_set<mode>"
5897 : : [(match_operand:V4FI_64 0 "register_operand")
5898 : 2 : (match_operand:<mmxscalarmode> 1 "register_operand")
5899 : 2 : (match_operand 2 "vec_setm_mmx_operand")]
5900 : 2 : "TARGET_MMX || TARGET_MMX_WITH_SSE"
5901 : 9 : {
5902 : 9 : if (CONST_INT_P (operands[2]))
5903 : 10 : ix86_expand_vector_set (TARGET_MMX_WITH_SSE, operands[0], operands[1],
5904 : 6 : INTVAL (operands[2]));
5905 : : else
5906 : 7 : ix86_expand_vector_set_var (operands[0], operands[1], operands[2]);
5907 : 9 : DONE;
5908 : 4 : })
5909 : 4 :
5910 : 4 : (define_expand "vec_extract<mode><mmxscalarmodelower>"
5911 : : [(match_operand:<mmxscalarmode> 0 "register_operand")
5912 : : (match_operand:V4FI_64 1 "register_operand")
5913 : : (match_operand 2 "const_int_operand")]
5914 : : "TARGET_MMX || TARGET_MMX_WITH_SSE"
5915 : 763 : {
5916 : 787 : ix86_expand_vector_extract (TARGET_MMX_WITH_SSE, operands[0],
5917 : 763 : operands[1], INTVAL (operands[2]));
5918 : 763 : DONE;
5919 : : })
5920 : 936 :
5921 : : (define_expand "vec_initv4hihi"
5922 : 936 : [(match_operand:V4HI 0 "register_operand")
5923 : 936 : (match_operand 1)]
5924 : 936 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && TARGET_SSE"
5925 : 3452 : {
5926 : 3457 : ix86_expand_vector_init (TARGET_MMX_WITH_SSE, operands[0],
5927 : : operands[1]);
5928 : 3452 : DONE;
5929 : : })
5930 : :
5931 : 2 : (define_expand "vec_init<mode><mmxscalarmodelower>"
5932 : 0 : [(match_operand:V4F_64 0 "register_operand")
5933 : 2 : (match_operand 1)]
5934 : 2 : "TARGET_MMX_WITH_SSE"
5935 : 23 : {
5936 : 21 : ix86_expand_vector_init (TARGET_MMX_WITH_SSE, operands[0],
5937 : : operands[1]);
5938 : 21 : DONE;
5939 : : })
5940 : :
5941 : : (define_expand "vec_setv8qi"
5942 : 1 : [(match_operand:V8QI 0 "register_operand")
5943 : : (match_operand:QI 1 "register_operand")
5944 : 1 : (match_operand 2 "vec_setm_mmx_operand")]
5945 : 0 : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
5946 : 3 : {
5947 : 2 : if (CONST_INT_P (operands[2]))
5948 : 0 : ix86_expand_vector_set (TARGET_MMX_WITH_SSE, operands[0], operands[1],
5949 : 0 : INTVAL (operands[2]));
5950 : : else
5951 : 26 : ix86_expand_vector_set_var (operands[0], operands[1], operands[2]);
5952 : 2 : DONE;
5953 : 24 : })
5954 : 24 :
5955 : 24 : (define_expand "vec_extractv8qiqi"
5956 : 0 : [(match_operand:QI 0 "register_operand")
5957 : : (match_operand:V8QI 1 "register_operand")
5958 : : (match_operand 2 "const_int_operand")]
5959 : : "TARGET_SSE4_1 && TARGET_MMX_WITH_SSE"
5960 : 604 : {
5961 : 604 : ix86_expand_vector_extract (TARGET_MMX_WITH_SSE, operands[0],
5962 : 604 : operands[1], INTVAL (operands[2]));
5963 : 604 : DONE;
5964 : : })
5965 : 0 :
5966 : : (define_expand "vec_initv8qiqi"
5967 : 0 : [(match_operand:V8QI 0 "register_operand")
5968 : 0 : (match_operand 1)]
5969 : 0 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && TARGET_SSE"
5970 : 331 : {
5971 : 332 : ix86_expand_vector_init (TARGET_MMX_WITH_SSE, operands[0],
5972 : : operands[1]);
5973 : 331 : DONE;
5974 : : })
5975 : :
5976 : 348 : (define_insn "*pinsrw"
5977 : : [(set (match_operand:V2FI_32 0 "register_operand" "=x,YW,&x")
5978 : 348 : (vec_merge:V2FI_32
5979 : 348 : (vec_duplicate:V2FI_32
5980 : 348 : (match_operand:<mmxscalarmode> 2 "nonimmediate_operand" "rm,rm,x"))
5981 : : (match_operand:V2FI_32 1 "register_operand" "0,YW,x")
5982 : : (match_operand:SI 3 "const_int_operand")))]
5983 : 7 : "TARGET_SSE2
5984 : 441 : && ((unsigned) exact_log2 (INTVAL (operands[3]))
5985 : 7 : < GET_MODE_NUNITS (V2HImode))"
5986 : 43 : {
5987 : 41 : operands[3] = GEN_INT (exact_log2 (INTVAL (operands[3])));
5988 : 43 : switch (which_alternative)
5989 : 789 : {
5990 : 789 : case 2:
5991 : : return "#";
5992 : 0 : case 1:
5993 : 1221 : if (MEM_P (operands[2]))
5994 : : return "vpinsrw\t{%3, %2, %1, %0|%0, %1, %2, %3}";
5995 : : else
5996 : 0 : return "vpinsrw\t{%3, %k2, %1, %0|%0, %1, %k2, %3}";
5997 : 41 : case 0:
5998 : 41 : if (MEM_P (operands[2]))
5999 : : return "pinsrw\t{%3, %2, %0|%0, %2, %3}";
6000 : : else
6001 : 22 : return "pinsrw\t{%3, %k2, %0|%0, %k2, %3}";
6002 : 0 : default:
6003 : 0 : gcc_unreachable ();
6004 : : }
6005 : : }
6006 : : [(set_attr "isa" "noavx,avx,sse4")
6007 : : (set_attr "type" "sselog")
6008 : : (set_attr "length_immediate" "1")
6009 : 41 : (set_attr "mode" "TI")])
6010 : :
6011 : : ;; For TARGET_SSE2, implement insert from XMM reg with PSHULFW + PBLENDW.
6012 : : (define_split
6013 : : [(set (match_operand:V2FI_32 0 "sse_reg_operand")
6014 : : (vec_merge:V2FI_32
6015 : : (vec_duplicate:V2FI_32
6016 : : (match_operand:<mmxscalarmode> 2 "sse_reg_operand"))
6017 : : (match_operand:V2FI_32 1 "sse_reg_operand")
6018 : : (match_operand:SI 3 "const_int_operand")))]
6019 : 1 : "TARGET_SSE4_1 && reload_completed
6020 : 1 : && ((unsigned) exact_log2 (INTVAL (operands[3]))
6021 : 1 : < GET_MODE_NUNITS (<MODE>mode))"
6022 : : [(set (match_dup 0)
6023 : 1 : (vec_duplicate:V2FI_32 (match_dup 2)))
6024 : : (set (match_dup 0)
6025 : 157 : (vec_merge:V2FI_32 (match_dup 1) (match_dup 0) (match_dup 3)))]
6026 : 158 : "operands[3] = GEN_INT (~INTVAL (operands[3]) & 0x3);")
6027 : :
6028 : :
6029 : 158 : (define_insn "*pinsrb"
6030 : : [(set (match_operand:V4QI 0 "register_operand" "=x,YW")
6031 : 1561525 : (vec_merge:V4QI
6032 : : (vec_duplicate:V4QI
6033 : 1561525 : (match_operand:QI 2 "nonimmediate_operand" "jrjm,rm"))
6034 : 1561526 : (match_operand:V4QI 1 "register_operand" "0,YW")
6035 : 1561525 : (match_operand:SI 3 "const_int_operand")))]
6036 : 1561525 : "TARGET_SSE4_1
6037 : 1561525 : && ((unsigned) exact_log2 (INTVAL (operands[3]))
6038 : 0 : < GET_MODE_NUNITS (V4QImode))"
6039 : 1083865 : {
6040 : 1083817 : operands[3] = GEN_INT (exact_log2 (INTVAL (operands[3])));
6041 : 63 : switch (which_alternative)
6042 : 63 : {
6043 : 63 : case 1:
6044 : 0 : if (MEM_P (operands[2]))
6045 : 15 : return "vpinsrb\t{%3, %2, %1, %0|%0, %1, %2, %3}";
6046 : 3277 : else
6047 : 3277 : return "vpinsrb\t{%3, %k2, %1, %0|%0, %1, %k2, %3}";
6048 : 0 : case 0:
6049 : 95 : if (MEM_P (operands[2]))
6050 : 95 : return "pinsrb\t{%3, %2, %0|%0, %2, %3}";
6051 : : else
6052 : 0 : return "pinsrb\t{%3, %k2, %0|%0, %k2, %3}";
6053 : 0 : default:
6054 : 0 : gcc_unreachable ();
6055 : 0 : }
6056 : 0 : }
6057 : : [(set_attr "isa" "noavx,avx")
6058 : : (set_attr "addr" "gpr16,*")
6059 : : (set_attr "type" "sselog")
6060 : : (set_attr "prefix_extra" "1")
6061 : : (set_attr "length_immediate" "1")
6062 : : (set_attr "prefix" "orig,vex")
6063 : : (set_attr "mode" "TI")])
6064 : :
6065 : : (define_insn "*pextrw"
6066 : 1 : [(set (match_operand:HI 0 "register_sse4nonimm_operand" "=r,jm,m")
6067 : : (vec_select:HI
6068 : : (match_operand:V2HI 1 "register_operand" "YW,YW,YW")
6069 : : (parallel [(match_operand:SI 2 "const_0_to_1_operand")])))]
6070 : 440 : "TARGET_SSE2"
6071 : : "@
6072 : : %vpextrw\t{%2, %1, %k0|%k0, %1, %2}
6073 : : pextrw\t{%2, %1, %0|%0, %1, %2}
6074 : 18410 : vpextrw\t{%2, %1, %0|%0, %1, %2}"
6075 : 18410 : [(set_attr "isa" "*,sse4_noavx,avx")
6076 : 18293 : (set_attr "addr" "*,gpr16,*")
6077 : 36703 : (set_attr "type" "sselog1")
6078 : : (set_attr "length_immediate" "1")
6079 : : (set_attr "prefix" "maybe_vex")
6080 : : (set_attr "mode" "TI")])
6081 : :
6082 : : (define_insn "*pextrw<mode>"
6083 : : [(set (match_operand:<mmxscalarmode> 0 "register_sse4nonimm_operand" "=?r,jm,m,x,Yw")
6084 : : (vec_select:<mmxscalarmode>
6085 : : (match_operand:V2F_32 1 "register_operand" "YW,YW,YW,0,YW")
6086 : : (parallel [(match_operand:SI 2 "const_0_to_1_operand")])))]
6087 : 6 : "TARGET_SSE2"
6088 : 1 : {
6089 : 1 : switch (which_alternative)
6090 : : {
6091 : 4398 : case 0:
6092 : 4398 : return "%vpextrw\t{%2, %1, %k0|%k0, %1, %2}";
6093 : 4247 : case 1:
6094 : 8645 : return "pextrw\t{%2, %1, %0|%0, %1, %2}";
6095 : 0 : case 2:
6096 : 0 : return "vpextrw\t{%2, %1, %0|%0, %1, %2}";
6097 : 1 : case 3:
6098 : 1 : operands[2] = GEN_INT (INTVAL (operands[2]) * 2);
6099 : 1 : return "psrldq\t{%2, %0|%0, %2}";
6100 : 0 : case 4:
6101 : 0 : operands[2] = GEN_INT (INTVAL (operands[2]) * 2);
6102 : 0 : return "vpsrldq\t{%2, %1, %0|%0, %1, %2}";
6103 : :
6104 : 0 : default:
6105 : 0 : gcc_unreachable ();
6106 : : }
6107 : : }
6108 : : [(set_attr "isa" "*,sse4_noavx,avx,noavx,avx")
6109 : : (set_attr "addr" "*,gpr16,*,*,*")
6110 : : (set_attr "type" "sselog1,sselog1,sselog1,sseishft1,sseishft1")
6111 : 0 : (set_attr "length_immediate" "1")
6112 : : (set_attr "prefix" "maybe_vex,orig,maybe_evex,orig,maybe_evex")
6113 : : (set_attr "mode" "TI")])
6114 : :
6115 : : (define_insn "*pextrw_zext"
6116 : : [(set (match_operand:SWI48 0 "register_operand" "=r")
6117 : : (zero_extend:SWI48
6118 : 0 : (vec_select:HI
6119 : : (match_operand:V2HI 1 "register_operand" "YW")
6120 : : (parallel [(match_operand:SI 2 "const_0_to_1_operand")]))))]
6121 : 4020 : "TARGET_SSE2"
6122 : : "%vpextrw\t{%2, %1, %k0|%k0, %1, %2}"
6123 : : [(set_attr "type" "sselog1")
6124 : : (set_attr "length_immediate" "1")
6125 : 46567 : (set_attr "prefix" "maybe_vex")
6126 : 46567 : (set_attr "mode" "TI")])
6127 : :
6128 : : (define_insn "*pextrb"
6129 : : [(set (match_operand:QI 0 "nonimmediate_operand" "=jr,jm,r,m")
6130 : : (vec_select:QI
6131 : : (match_operand:V4QI 1 "register_operand" "YW,YW,YW,YW")
6132 : : (parallel [(match_operand:SI 2 "const_0_to_3_operand")])))]
6133 : 43 : "TARGET_SSE4_1"
6134 : : "@
6135 : : pextrb\t{%2, %1, %k0|%k0, %1, %2}
6136 : : pextrb\t{%2, %1, %0|%0, %1, %2}
6137 : : vpextrb\t{%2, %1, %k0|%k0, %1, %2}
6138 : : vpextrb\t{%2, %1, %0|%0, %1, %2}"
6139 : : [(set_attr "isa" "noavx,noavx,avx,avx")
6140 : : (set_attr "addr" "*,gpr16,*,*")
6141 : 6037 : (set_attr "type" "sselog1")
6142 : 6037 : (set_attr "prefix_extra" "1")
6143 : 3018 : (set_attr "length_immediate" "1")
6144 : 9055 : (set_attr "prefix" "maybe_vex")
6145 : : (set_attr "mode" "TI")])
6146 : :
6147 : : (define_insn "*pextrb_zext"
6148 : : [(set (match_operand:SWI248 0 "register_operand" "=jr,r")
6149 : : (zero_extend:SWI248
6150 : : (vec_select:QI
6151 : : (match_operand:V4QI 1 "register_operand" "YW,YW")
6152 : : (parallel [(match_operand:SI 2 "const_0_to_3_operand")]))))]
6153 : 146 : "TARGET_SSE4_1"
6154 : : "%vpextrb\t{%2, %1, %k0|%k0, %1, %2}"
6155 : : [(set_attr "isa" "noavx,avx")
6156 : : (set_attr "type" "sselog1")
6157 : 16873 : (set_attr "prefix_extra" "1")
6158 : 16873 : (set_attr "length_immediate" "1")
6159 : : (set_attr "prefix" "maybe_vex")
6160 : : (set_attr "mode" "TI")])
6161 : :
6162 : : (define_expand "vec_set<mode>"
6163 : : [(match_operand:V2FI_32 0 "register_operand")
6164 : : (match_operand:<mmxscalarmode> 1 "register_operand")
6165 : : (match_operand 2 "vec_setm_sse41_operand")]
6166 : : "TARGET_SSE2"
6167 : 26 : {
6168 : 26 : if (CONST_INT_P (operands[2]))
6169 : 23 : ix86_expand_vector_set (false, operands[0], operands[1],
6170 : 23 : INTVAL (operands[2]));
6171 : : else
6172 : 3 : ix86_expand_vector_set_var (operands[0], operands[1], operands[2]);
6173 : 26 : DONE;
6174 : : })
6175 : :
6176 : : (define_expand "vec_extract<mode><mmxscalarmodelower>"
6177 : : [(match_operand:<mmxscalarmode> 0 "register_operand")
6178 : : (match_operand:V2FI_32 1 "register_operand")
6179 : : (match_operand 2 "const_int_operand")]
6180 : : "TARGET_SSE2"
6181 : 349 : {
6182 : 349 : ix86_expand_vector_extract (false, operands[0],
6183 : 349 : operands[1], INTVAL (operands[2]));
6184 : 349 : DONE;
6185 : : })
6186 : 355 :
6187 : : (define_expand "vec_setv4qi"
6188 : 355 : [(match_operand:V4QI 0 "register_operand")
6189 : 355 : (match_operand:QI 1 "register_operand")
6190 : 355 : (match_operand 2 "vec_setm_mmx_operand")]
6191 : : "TARGET_SSE4_1"
6192 : 2 : {
6193 : 2 : if (CONST_INT_P (operands[2]))
6194 : 0 : ix86_expand_vector_set (false, operands[0], operands[1],
6195 : 0 : INTVAL (operands[2]));
6196 : : else
6197 : 4285 : ix86_expand_vector_set_var (operands[0], operands[1], operands[2]);
6198 : 142 : DONE;
6199 : 4283 : })
6200 : 4423 :
6201 : 4283 : (define_expand "vec_extractv4qiqi"
6202 : 140 : [(match_operand:QI 0 "register_operand")
6203 : : (match_operand:V4QI 1 "register_operand")
6204 : : (match_operand 2 "const_int_operand")]
6205 : : "TARGET_SSE4_1"
6206 : 48 : {
6207 : 48 : ix86_expand_vector_extract (false, operands[0],
6208 : 48 : operands[1], INTVAL (operands[2]));
6209 : 48 : DONE;
6210 : : })
6211 : 22 :
6212 : : (define_insn_and_split "*punpckwd"
6213 : 22 : [(set (match_operand:V2FI_32 0 "register_operand" "=x,Yw")
6214 : 22 : (vec_select:V2FI_32
6215 : 22 : (vec_concat:<mmxdoublevecmode>
6216 : : (match_operand:V2FI_32 1 "register_operand" "0,Yw")
6217 : : (match_operand:V2FI_32 2 "register_operand" "x,Yw"))
6218 : : (parallel [(match_operand 3 "const_0_to_3_operand")
6219 : : (match_operand 4 "const_0_to_3_operand")])))]
6220 : 0 : "TARGET_SSE2"
6221 : : "#"
6222 : 363 : "&& reload_completed"
6223 : : [(set (match_dup 5)
6224 : 1761 : (vec_select:<mmxxmmmode>
6225 : 1621 : (match_dup 5)
6226 : 643 : (parallel [(match_dup 3) (match_dup 4)
6227 : 280 : (const_int 2) (const_int 3)
6228 : 4792 : (const_int 4) (const_int 5)
6229 : 4792 : (const_int 6) (const_int 7)])))]
6230 : 784 : {
6231 : 794 : rtx dest = lowpart_subreg (<mmxxmmmode>mode, operands[0], <MODE>mode);
6232 : 140 : rtx op1 = lowpart_subreg (<mmxxmmmode>mode, operands[1], <MODE>mode);
6233 : 140 : rtx op2 = lowpart_subreg (<mmxxmmmode>mode, operands[2], <MODE>mode);
6234 : :
6235 : 140 : emit_insn (gen_vec_interleave_low<mmxxmmmodelower> (dest, op1, op2));
6236 : :
6237 : 140 : static const int map[4] = { 0, 2, 1, 3 };
6238 : :
6239 : 140 : int sel0 = map[INTVAL (operands[3])];
6240 : 140 : int sel1 = map[INTVAL (operands[4])];
6241 : :
6242 : 140 : if (sel0 == 0 && sel1 == 1)
6243 : 56 : DONE;
6244 : :
6245 : 84 : operands[3] = GEN_INT (sel0);
6246 : 84 : operands[4] = GEN_INT (sel1);
6247 : 84 : operands[5] = dest;
6248 : : }
6249 : : [(set_attr "isa" "noavx,avx")
6250 : : (set_attr "type" "sselog")
6251 : 84 : (set_attr "mode" "TI")])
6252 : :
6253 : : (define_insn "*pshufw<mode>_1"
6254 : : [(set (match_operand:V2FI_32 0 "register_operand" "=Yw")
6255 : : (vec_select:V2FI_32
6256 : : (match_operand:V2FI_32 1 "register_operand" "Yw")
6257 : 84 : (parallel [(match_operand 2 "const_0_to_1_operand")
6258 : : (match_operand 3 "const_0_to_1_operand")])))]
6259 : 0 : "TARGET_SSE2"
6260 : 73 : {
6261 : 73 : int mask = 0;
6262 : 75 : mask |= INTVAL (operands[2]) << 0;
6263 : 1224 : mask |= INTVAL (operands[3]) << 2;
6264 : 1226 : mask |= 2 << 4;
6265 : 1046 : mask |= 3 << 6;
6266 : 973 : operands[2] = GEN_INT (mask);
6267 : 1857 :
6268 : 145523 : return "%vpshuflw\t{%2, %1, %0|%0, %1, %2}";
6269 : 31027 : }
6270 : 24413 : [(set_attr "type" "sselog1")
6271 : 1078 : (set_attr "length_immediate" "1")
6272 : 1078 : (set_attr "mode" "TI")])
6273 : 145565 :
6274 : : (define_insn "*vec_dupv2hi"
6275 : : [(set (match_operand:V2HI 0 "register_operand" "=Yw")
6276 : : (vec_duplicate:V2HI
6277 : : (truncate:HI
6278 : : (match_operand:SI 1 "register_operand" "Yw"))))]
6279 : 202 : "TARGET_SSE2"
6280 : : "%vpshuflw\t{$0, %1, %0|%0, %1, 0}"
6281 : : [(set_attr "type" "sselog1")
6282 : : (set_attr "length_immediate" "1")
6283 : : (set_attr "mode" "TI")])
6284 : :
6285 : : (define_insn "*vec_dup<mode>"
6286 : : [(set (match_operand:V2FI_32 0 "register_operand" "=Yw")
6287 : : (vec_duplicate:V2FI_32
6288 : : (match_operand:<mmxscalarmode> 1 "register_operand" "Yw")))]
6289 : 18 : "TARGET_SSE2"
6290 : 52 : "%vpshuflw\t{$0, %1, %0|%0, %1, 0}"
6291 : : [(set_attr "type" "sselog1")
6292 : : (set_attr "length_immediate" "1")
6293 : 13272607 : (set_attr "mode" "TI")])
6294 : 793 :
6295 : 746 : (define_expand "vec_init<mode><mmxscalarmodelower>"
6296 : 746 : [(match_operand:V2FI_32 0 "register_operand")
6297 : 1539 : (match_operand 1)]
6298 : 958 : "TARGET_SSE2"
6299 : 13272169 : {
6300 : 13273232 : ix86_expand_vector_init (TARGET_MMX_WITH_SSE, operands[0],
6301 : 13272772 : operands[1]);
6302 : 1313 : DONE;
6303 : 13271814 : })
6304 : 958 :
6305 : 13271814 : (define_expand "vec_initv4qiqi"
6306 : 756 : [(match_operand:V2HI 0 "register_operand")
6307 : 756 : (match_operand 1)]
6308 : 756 : "TARGET_SSE2"
6309 : 5840 : {
6310 : 7202626 : ix86_expand_vector_init (TARGET_MMX_WITH_SSE, operands[0],
6311 : 7198332 : operands[1]);
6312 : 7202576 : DONE;
6313 : 7198332 : })
6314 : :
6315 : 3335966 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
6316 : 3335962 : ;;
6317 : 3302304 : ;; Miscellaneous
6318 : 6466863 : ;;
6319 : 4 : ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
6320 : :
6321 : : (define_expand "mmx_uavg<mode>3"
6322 : : [(set (match_operand:MMXMODE12 0 "register_operand")
6323 : : (truncate:MMXMODE12
6324 : : (lshiftrt:<mmxdoublemode>
6325 : 2 : (plus:<mmxdoublemode>
6326 : : (plus:<mmxdoublemode>
6327 : 2 : (zero_extend:<mmxdoublemode>
6328 : 2 : (match_operand:MMXMODE12 1 "register_mmxmem_operand"))
6329 : 2 : (zero_extend:<mmxdoublemode>
6330 : : (match_operand:MMXMODE12 2 "register_mmxmem_operand")))
6331 : : (match_dup 3))
6332 : : (const_int 1))))]
6333 : : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
6334 : : && (TARGET_SSE || TARGET_3DNOW)"
6335 : 61 : {
6336 : 61 : operands[3] = CONST1_RTX(<mmxdoublemode>mode);
6337 : 61 : ix86_fixup_binary_operands_no_copy (PLUS, <MODE>mode, operands);
6338 : : })
6339 : :
6340 : : (define_insn "*mmx_uavgv8qi3"
6341 : : [(set (match_operand:V8QI 0 "register_operand" "=y,x,Yw")
6342 : 61 : (truncate:V8QI
6343 : : (lshiftrt:V8HI
6344 : : (plus:V8HI
6345 : : (plus:V8HI
6346 : : (zero_extend:V8HI
6347 : 61 : (match_operand:V8QI 1 "register_mmxmem_operand" "%0,0,Yw"))
6348 : : (zero_extend:V8HI
6349 : : (match_operand:V8QI 2 "register_mmxmem_operand" "ym,x,Yw")))
6350 : : (const_vector:V8HI [(const_int 1) (const_int 1)
6351 : : (const_int 1) (const_int 1)
6352 : 18 : (const_int 1) (const_int 1)
6353 : : (const_int 1) (const_int 1)]))
6354 : 18 : (const_int 1))))]
6355 : 257 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
6356 : 257 : && (TARGET_SSE || TARGET_3DNOW)
6357 : 239 : && !(MEM_P (operands[1]) && MEM_P (operands[2]))"
6358 : 220 : {
6359 : 42 : switch (which_alternative)
6360 : : {
6361 : 165 : case 2:
6362 : 165 : return "vpavgb\t{%2, %1, %0|%0, %1, %2}";
6363 : 181 : case 1:
6364 : 16 : case 0:
6365 : 165 : /* These two instructions have the same operation, but their encoding
6366 : 165 : is different. Prefer the one that is de facto standard. */
6367 : 16 : if (TARGET_SSE || TARGET_3DNOW_A)
6368 : 165 : return "pavgb\t{%2, %0|%0, %2}";
6369 : 165 : else
6370 : 0 : return "pavgusb\t{%2, %0|%0, %2}";
6371 : 165 : default:
6372 : 165 : gcc_unreachable ();
6373 : : }
6374 : 165 : }
6375 : : [(set_attr "isa" "*,sse2_noavx,avx")
6376 : 145 : (set_attr "mmx_isa" "native,*,*")
6377 : 145 : (set_attr "type" "mmxshft,sseiadd,sseiadd")
6378 : : (set (attr "prefix_extra")
6379 : : (if_then_else
6380 : 204 : (not (ior (match_test "TARGET_SSE")
6381 : 145 : (match_test "TARGET_3DNOW_A")))
6382 : : (const_string "1")
6383 : 0 : (const_string "*")))
6384 : : (set_attr "mode" "DI,TI,TI")])
6385 : :
6386 : : (define_insn "*mmx_uavgv4hi3"
6387 : : [(set (match_operand:V4HI 0 "register_operand" "=y,x,Yw")
6388 : : (truncate:V4HI
6389 : : (lshiftrt:V4SI
6390 : 162468 : (plus:V4SI
6391 : 162468 : (plus:V4SI
6392 : 162468 : (zero_extend:V4SI
6393 : 162468 : (match_operand:V4HI 1 "register_mmxmem_operand" "%0,0,Yw"))
6394 : 162468 : (zero_extend:V4SI
6395 : : (match_operand:V4HI 2 "register_mmxmem_operand" "ym,x,Yw")))
6396 : : (const_vector:V4SI [(const_int 1) (const_int 1)
6397 : : (const_int 1) (const_int 1)]))
6398 : : (const_int 1))))]
6399 : 133 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
6400 : 133 : && (TARGET_SSE || TARGET_3DNOW_A)
6401 : 133 : && !(MEM_P (operands[1]) && MEM_P (operands[2]))"
6402 : : "@
6403 : 134 : pavgw\t{%2, %0|%0, %2}
6404 : 134 : pavgw\t{%2, %0|%0, %2}
6405 : 154 : vpavgw\t{%2, %1, %0|%0, %1, %2}"
6406 : 154 : [(set_attr "isa" "*,sse2_noavx,avx")
6407 : 134 : (set_attr "mmx_isa" "native,*,*")
6408 : 134 : (set_attr "type" "mmxshft,sseiadd,sseiadd")
6409 : 20 : (set_attr "mode" "DI,TI,TI")])
6410 : :
6411 : 8780 : (define_expand "uavg<mode>3_ceil"
6412 : : [(set (match_operand:MMXMODE12 0 "register_operand")
6413 : : (truncate:MMXMODE12
6414 : : (lshiftrt:<mmxdoublemode>
6415 : : (plus:<mmxdoublemode>
6416 : : (plus:<mmxdoublemode>
6417 : 76 : (zero_extend:<mmxdoublemode>
6418 : 76 : (match_operand:MMXMODE12 1 "register_operand"))
6419 : 76 : (zero_extend:<mmxdoublemode>
6420 : 76 : (match_operand:MMXMODE12 2 "register_operand")))
6421 : 76 : (match_dup 3))
6422 : : (const_int 1))))]
6423 : : "TARGET_MMX_WITH_SSE"
6424 : 4 : "operands[3] = CONST1_RTX(<mmxdoublemode>mode);")
6425 : :
6426 : : (define_insn "uavgv4qi3_ceil"
6427 : : [(set (match_operand:V4QI 0 "register_operand" "=x,Yw")
6428 : 4 : (truncate:V4QI
6429 : : (lshiftrt:V4HI
6430 : 736223 : (plus:V4HI
6431 : 736223 : (plus:V4HI
6432 : 736223 : (zero_extend:V4HI
6433 : 4 : (match_operand:V4QI 1 "register_operand" "%0,Yw"))
6434 : : (zero_extend:V4HI
6435 : : (match_operand:V4QI 2 "register_operand" "x,Yw")))
6436 : : (const_vector:V4HI [(const_int 1) (const_int 1)
6437 : : (const_int 1) (const_int 1)]))
6438 : 343 : (const_int 1))))]
6439 : 5 : "TARGET_SSE2"
6440 : 343 : "@
6441 : 343 : pavgb\t{%2, %0|%0, %2}
6442 : 343 : vpavgb\t{%2, %1, %0|%0, %1, %2}"
6443 : : [(set_attr "isa" "noavx,avx")
6444 : : (set_attr "type" "sseiadd")
6445 : : (set_attr "mode" "TI")])
6446 : :
6447 : 222 : (define_insn "uavgv2qi3_ceil"
6448 : 222 : [(set (match_operand:V2QI 0 "register_operand" "=x,Yw")
6449 : 222 : (truncate:V2QI
6450 : : (lshiftrt:V2HI
6451 : 222 : (plus:V2HI
6452 : 222 : (plus:V2HI
6453 : : (zero_extend:V2HI
6454 : 222 : (match_operand:V2QI 1 "register_operand" "%0,Yw"))
6455 : : (zero_extend:V2HI
6456 : 202 : (match_operand:V2QI 2 "register_operand" "x,Yw")))
6457 : 202 : (const_vector:V2HI [(const_int 1) (const_int 1)]))
6458 : : (const_int 1))))]
6459 : 110 : "TARGET_SSE2"
6460 : 202 : "@
6461 : : pavgb\t{%2, %0|%0, %2}
6462 : : vpavgb\t{%2, %1, %0|%0, %1, %2}"
6463 : 20 : [(set_attr "isa" "noavx,avx")
6464 : 20 : (set_attr "type" "sseiadd")
6465 : : (set_attr "mode" "TI")])
6466 : :
6467 : 20 : (define_insn "uavgv2hi3_ceil"
6468 : : [(set (match_operand:V2HI 0 "register_operand" "=x,Yw")
6469 : : (truncate:V2HI
6470 : : (lshiftrt:V2SI
6471 : : (plus:V2SI
6472 : : (plus:V2SI
6473 : : (zero_extend:V2SI
6474 : : (match_operand:V2HI 1 "register_operand" "%0,Yw"))
6475 : : (zero_extend:V2SI
6476 : : (match_operand:V2HI 2 "register_operand" "x,Yw")))
6477 : : (const_vector:V2SI [(const_int 1) (const_int 1)]))
6478 : : (const_int 1))))]
6479 : 5 : "TARGET_SSE2"
6480 : : "@
6481 : : pavgw\t{%2, %0|%0, %2}
6482 : : vpavgw\t{%2, %1, %0|%0, %1, %2}"
6483 : : [(set_attr "isa" "noavx,avx")
6484 : : (set_attr "type" "sseiadd")
6485 : : (set_attr "mode" "TI")])
6486 : :
6487 : : (define_expand "mmx_psadbw"
6488 : : [(set (match_operand:V1DI 0 "register_operand")
6489 : : (unspec:V1DI [(match_operand:V8QI 1 "register_mmxmem_operand")
6490 : : (match_operand:V8QI 2 "register_mmxmem_operand")]
6491 : 517 : UNSPEC_PSADBW))]
6492 : 517 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && (TARGET_SSE || TARGET_3DNOW_A)"
6493 : 880 : "ix86_fixup_binary_operands_no_copy (PLUS, V8QImode, operands);")
6494 : :
6495 : 512 : (define_insn "*mmx_psadbw"
6496 : 512 : [(set (match_operand:V1DI 0 "register_operand" "=y,x,Yw")
6497 : 875 : (unspec:V1DI [(match_operand:V8QI 1 "register_mmxmem_operand" "%0,0,Yw")
6498 : 512 : (match_operand:V8QI 2 "register_mmxmem_operand" "ym,x,Yw")]
6499 : 512 : UNSPEC_PSADBW))]
6500 : 5794 : "(TARGET_MMX || TARGET_MMX_WITH_SSE) && (TARGET_SSE || TARGET_3DNOW_A)
6501 : 6157 : && ix86_binary_operator_ok (PLUS, V8QImode, operands)"
6502 : 4443 : "@
6503 : 512 : psadbw\t{%2, %0|%0, %2}
6504 : 512 : psadbw\t{%2, %0|%0, %2}
6505 : 836 : vpsadbw\t{%2, %1, %0|%0, %1, %2}"
6506 : 999 : [(set_attr "isa" "*,sse2_noavx,avx")
6507 : 163 : (set_attr "mmx_isa" "native,*,*")
6508 : 835 : (set_attr "type" "mmxshft,sseiadd,sseiadd")
6509 : 0 : (set_attr "mode" "DI,TI,TI")])
6510 : 359 :
6511 : 338 : (define_expand "reduc_<code>_scal_<mode>"
6512 : 137 : [(any_logic:MMXMODE12
6513 : 120 : (match_operand:<mmxscalarmode> 0 "register_operand")
6514 : 403 : (match_operand:MMXMODE12 1 "register_operand"))]
6515 : : "TARGET_MMX_WITH_SSE"
6516 : 6 : {
6517 : 6 : rtx tmp = gen_reg_rtx (<MODE>mode);
6518 : 6 : ix86_expand_reduc (gen_<code><mode>3, tmp, operands[1]);
6519 : 6 : emit_insn (gen_vec_extract<mode><mmxscalarmodelower> (operands[0],
6520 : : tmp, const0_rtx));
6521 : 6 : DONE;
6522 : : })
6523 : :
6524 : : (define_expand "reduc_<code>_scal_v4qi"
6525 : : [(any_logic:V4QI
6526 : : (match_operand:QI 0 "register_operand")
6527 : : (match_operand:V4QI 1 "register_operand"))]
6528 : : "TARGET_SSE2"
6529 : 24 : {
6530 : 24 : rtx tmp = gen_reg_rtx (V4QImode);
6531 : 24 : ix86_expand_reduc (gen_<code>v4qi3, tmp, operands[1]);
6532 : 24 : emit_insn (gen_vec_extractv4qiqi (operands[0], tmp, const0_rtx));
6533 : 24 : DONE;
6534 : 254 : })
6535 : :
6536 : 254 : (define_expand "reduc_plus_scal_v8qi"
6537 : 254 : [(plus:V8QI
6538 : 254 : (match_operand:QI 0 "register_operand")
6539 : : (match_operand:V8QI 1 "register_operand"))]
6540 : : "TARGET_MMX_WITH_SSE"
6541 : 335 : {
6542 : 335 : rtx tmp = gen_reg_rtx (V8QImode);
6543 : 335 : emit_move_insn (tmp, CONST0_RTX (V8QImode));
6544 : 335 : rtx tmp2 = gen_reg_rtx (V1DImode);
6545 : 335 : emit_insn (gen_mmx_psadbw (tmp2, operands[1], tmp));
6546 : 341 : tmp2 = gen_lowpart (V8QImode, tmp2);
6547 : 335 : emit_insn (gen_vec_extractv8qiqi (operands[0], tmp2, const0_rtx));
6548 : 341 : DONE;
6549 : 6 : })
6550 : 6 :
6551 : : (define_expand "reduc_plus_scal_v4hi"
6552 : : [(plus:V4HI
6553 : : (match_operand:HI 0 "register_operand")
6554 : : (match_operand:V4HI 1 "register_operand"))]
6555 : : "TARGET_MMX_WITH_SSE"
6556 : 242 : {
6557 : 242 : rtx tmp = gen_reg_rtx (V4HImode);
6558 : 242 : ix86_expand_reduc (gen_addv4hi3, tmp, operands[1]);
6559 : 242 : emit_insn (gen_vec_extractv4hihi (operands[0], tmp, const0_rtx));
6560 : 242 : DONE;
6561 : 5 : })
6562 : :
6563 : 5 : (define_expand "reduc_<code>_scal_v4hi"
6564 : 5 : [(smaxmin:V4HI
6565 : 5 : (match_operand:HI 0 "register_operand")
6566 : : (match_operand:V4HI 1 "register_operand"))]
6567 : : "TARGET_MMX_WITH_SSE"
6568 : 4 : {
6569 : 4 : rtx tmp = gen_reg_rtx (V4HImode);
6570 : 4 : ix86_expand_reduc (gen_<code>v4hi3, tmp, operands[1]);
6571 : 4 : emit_insn (gen_vec_extractv4hihi (operands[0], tmp, const0_rtx));
6572 : 4 : DONE;
6573 : 314 : })
6574 : :
6575 : 314 : (define_expand "reduc_<code>_scal_v4qi"
6576 : 314 : [(smaxmin:V4QI
6577 : 314 : (match_operand:QI 0 "register_operand")
6578 : : (match_operand:V4QI 1 "register_operand"))]
6579 : : "TARGET_SSE4_1"
6580 : 4 : {
6581 : 4 : rtx tmp = gen_reg_rtx (V4QImode);
6582 : 4 : ix86_expand_reduc (gen_<code>v4qi3, tmp, operands[1]);
6583 : 4 : emit_insn (gen_vec_extractv4qiqi (operands[0], tmp, const0_rtx));
6584 : 4 : DONE;
6585 : 12 : })
6586 : :
6587 : 12 : (define_expand "reduc_<code>_scal_v4hi"
6588 : 12 : [(umaxmin:V4HI
6589 : 12 : (match_operand:HI 0 "register_operand")
6590 : : (match_operand:V4HI 1 "register_operand"))]
6591 : : "TARGET_MMX_WITH_SSE && TARGET_SSE4_1"
6592 : 6 : {
6593 : 6 : rtx tmp = gen_reg_rtx (V4HImode);
6594 : 6 : ix86_expand_reduc (gen_<code>v4hi3, tmp, operands[1]);
6595 : 6 : emit_insn (gen_vec_extractv4hihi (operands[0], tmp, const0_rtx));
6596 : 6 : DONE;
6597 : 10 : })
6598 : :
6599 : 10 : (define_expand "reduc_<code>_scal_v4qi"
6600 : 10 : [(umaxmin:V4QI
6601 : 10 : (match_operand:QI 0 "register_operand")
6602 : : (match_operand:V4QI 1 "register_operand"))]
6603 : : "TARGET_SSE4_1"
6604 : 4 : {
6605 : 4 : rtx tmp = gen_reg_rtx (V4QImode);
6606 : 4 : ix86_expand_reduc (gen_<code>v4qi3, tmp, operands[1]);
6607 : 4 : emit_insn (gen_vec_extractv4qiqi (operands[0], tmp, const0_rtx));
6608 : 4 : DONE;
6609 : 39 : })
6610 : :
6611 : 39 : (define_expand "reduc_plus_scal_v4qi"
6612 : 39 : [(plus:V4QI
6613 : 39 : (match_operand:QI 0 "register_operand")
6614 : : (match_operand:V4QI 1 "register_operand"))]
6615 : : "TARGET_SSE2"
6616 : 314 : {
6617 : 314 : rtx op1 = gen_reg_rtx (V16QImode);
6618 : 314 : emit_insn (gen_vec_setv4si_0 (lowpart_subreg (V4SImode, op1, V16QImode),
6619 : : CONST0_RTX (V4SImode),
6620 : : lowpart_subreg (SImode,
6621 : 1 : operands[1],
6622 : 22 : V4QImode)));
6623 : 315 : rtx tmp = gen_reg_rtx (V16QImode);
6624 : 337 : emit_move_insn (tmp, CONST0_RTX (V16QImode));
6625 : 314 : rtx tmp2 = gen_reg_rtx (V2DImode);
6626 : 336 : emit_insn (gen_sse2_psadbw (tmp2, op1, tmp));
6627 : 314 : tmp2 = gen_lowpart (V16QImode, tmp2);
6628 : 315 : emit_insn (gen_vec_extractv16qiqi (operands[0], tmp2, const0_rtx));
6629 : 314 : DONE;
6630 : : })
6631 : :
6632 : : (define_expand "usadv8qi"
6633 : 15 : [(match_operand:V2SI 0 "register_operand")
6634 : : (match_operand:V8QI 1 "register_operand")
6635 : 15 : (match_operand:V8QI 2 "register_operand")
6636 : 15 : (match_operand:V2SI 3 "register_operand")]
6637 : : "TARGET_MMX_WITH_SSE"
6638 : 5 : {
6639 : 5 : rtx t1 = gen_reg_rtx (V1DImode);
6640 : 5 : rtx t2 = gen_reg_rtx (V2SImode);
6641 : 5 : emit_insn (gen_mmx_psadbw (t1, operands[1], operands[2]));
6642 : 15837 : convert_move (t2, t1, 0);
6643 : 5 : emit_insn (gen_addv2si3 (operands[0], t2, operands[3]));
6644 : 15837 : DONE;
6645 : 15832 : })
6646 : 15832 :
6647 : : (define_expand "usdot_prodv2siv8qi"
6648 : : [(match_operand:V2SI 0 "register_operand")
6649 : : (match_operand:V8QI 1 "register_operand")
6650 : : (match_operand:V8QI 2 "register_operand")
6651 : : (match_operand:V2SI 3 "register_operand")]
6652 : : "TARGET_MMX_WITH_SSE && TARGET_SSE4_1"
6653 : 5 : {
6654 : 5 : operands[1] = force_reg (V8QImode, operands[1]);
6655 : 5 : operands[2] = force_reg (V8QImode, operands[2]);
6656 : 5 : operands[3] = force_reg (V2SImode, operands[3]);
6657 : :
6658 : 110 : if ((TARGET_AVX512VNNI && TARGET_AVX512VL)
6659 : 3 : || TARGET_AVXVNNI)
6660 : 105 : {
6661 : 109 : rtx op1 = lowpart_subreg (V16QImode, operands[1], V8QImode);
6662 : 4 : rtx op2 = lowpart_subreg (V16QImode, operands[2], V8QImode);
6663 : 4 : rtx op3 = lowpart_subreg (V4SImode, operands[3], V2SImode);
6664 : 4 : rtx op0 = gen_reg_rtx (V4SImode);
6665 : :
6666 : 4 : emit_insn (gen_usdot_prodv4siv16qi (op0, op1, op2, op3));
6667 : 4 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
6668 : 4 : }
6669 : : else
6670 : : {
6671 : 1 : rtx op1 = gen_reg_rtx (V8HImode);
6672 : 1 : rtx op2 = gen_reg_rtx (V8HImode);
6673 : 1 : rtx op3 = gen_reg_rtx (V4SImode);
6674 : 1 : rtx op0 = gen_reg_rtx (V4SImode);
6675 : 1 : rtx op0_1 = gen_reg_rtx (V4SImode);
6676 : :
6677 : 1 : emit_move_insn (op3, CONST0_RTX (V4SImode));
6678 : 1 : emit_insn (gen_zero_extendv8qiv8hi2 (op1, operands[1]));
6679 : 1 : emit_insn (gen_extendv8qiv8hi2 (op2, operands[2]));
6680 : 1 : emit_insn (gen_sdot_prodv4siv8hi (op0, op1, op2, op3));
6681 : :
6682 : : /* vec_perm (op0, 2, 3, 0, 1); */
6683 : 1 : emit_insn (gen_sse2_pshufd (op0_1, op0, GEN_INT (78)));
6684 : 1 : emit_insn (gen_addv4si3 (op0, op0, op0_1));
6685 : 1 : emit_insn (gen_addv2si3 (operands[0], operands[3],
6686 : : lowpart_subreg (V2SImode, op0, V4SImode)));
6687 : : }
6688 : 5 : DONE;
6689 : : })
6690 : :
6691 : : (define_expand "sdot_prodv2siv8qi"
6692 : : [(match_operand:V2SI 0 "register_operand")
6693 : : (match_operand:V8QI 1 "register_operand")
6694 : : (match_operand:V8QI 2 "register_operand")
6695 : : (match_operand:V2SI 3 "register_operand")]
6696 : : "TARGET_MMX_WITH_SSE && TARGET_SSE4_1"
6697 : 7 : {
6698 : 7 : operands[1] = force_reg (V8QImode, operands[1]);
6699 : 7 : operands[2] = force_reg (V8QImode, operands[2]);
6700 : 7 : operands[3] = force_reg (V2SImode, operands[3]);
6701 : :
6702 : 473768 : if (TARGET_AVXVNNIINT8)
6703 : : {
6704 : 473766 : rtx op1 = lowpart_subreg (V16QImode, operands[1], V8QImode);
6705 : 473766 : rtx op2 = lowpart_subreg (V16QImode, operands[2], V8QImode);
6706 : 473766 : rtx op3 = lowpart_subreg (V4SImode, operands[3], V2SImode);
6707 : 5 : rtx op0 = gen_reg_rtx (V4SImode);
6708 : :
6709 : 5 : emit_insn (gen_sdot_prodv4siv16qi (op0, op1, op2, op3));
6710 : 5 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
6711 : : }
6712 : : else
6713 : : {
6714 : 2 : rtx op1 = gen_reg_rtx (V8HImode);
6715 : 2 : rtx op2 = gen_reg_rtx (V8HImode);
6716 : 2 : rtx op3 = gen_reg_rtx (V4SImode);
6717 : 2 : rtx op0 = gen_reg_rtx (V4SImode);
6718 : 2 : rtx op0_1 = gen_reg_rtx (V4SImode);
6719 : :
6720 : 2 : emit_move_insn (op3, CONST0_RTX (V4SImode));
6721 : 2 : emit_insn (gen_extendv8qiv8hi2 (op1, operands[1]));
6722 : 2 : emit_insn (gen_extendv8qiv8hi2 (op2, operands[2]));
6723 : 2 : emit_insn (gen_sdot_prodv4siv8hi (op0, op1, op2, op3));
6724 : :
6725 : : /* vec_perm (op0, 2, 3, 0, 1); */
6726 : 2 : emit_insn (gen_sse2_pshufd (op0_1, op0, GEN_INT (78)));
6727 : 2 : emit_insn (gen_addv4si3 (op0, op0, op0_1));
6728 : 2 : emit_insn (gen_addv2si3 (operands[0], operands[3],
6729 : : lowpart_subreg (V2SImode, op0, V4SImode)));
6730 : : }
6731 : 7 : DONE;
6732 : :
6733 : : })
6734 : :
6735 : : (define_expand "udot_prodv2siv8qi"
6736 : : [(match_operand:V2SI 0 "register_operand")
6737 : : (match_operand:V8QI 1 "register_operand")
6738 : : (match_operand:V8QI 2 "register_operand")
6739 : : (match_operand:V2SI 3 "register_operand")]
6740 : : "TARGET_MMX_WITH_SSE && TARGET_SSE4_1"
6741 : 7 : {
6742 : 7 : operands[1] = force_reg (V8QImode, operands[1]);
6743 : 7 : operands[2] = force_reg (V8QImode, operands[2]);
6744 : 7 : operands[3] = force_reg (V2SImode, operands[3]);
6745 : :
6746 : 152 : if (TARGET_AVXVNNIINT8)
6747 : : {
6748 : 150 : rtx op1 = lowpart_subreg (V16QImode, operands[1], V8QImode);
6749 : 150 : rtx op2 = lowpart_subreg (V16QImode, operands[2], V8QImode);
6750 : 150 : rtx op3 = lowpart_subreg (V4SImode, operands[3], V2SImode);
6751 : 5 : rtx op0 = gen_reg_rtx (V4SImode);
6752 : :
6753 : 5 : emit_insn (gen_udot_prodv4siv16qi (op0, op1, op2, op3));
6754 : 5 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
6755 : : }
6756 : : else
6757 : : {
6758 : 2 : rtx op1 = gen_reg_rtx (V8HImode);
6759 : 2 : rtx op2 = gen_reg_rtx (V8HImode);
6760 : 2 : rtx op3 = gen_reg_rtx (V4SImode);
6761 : 2 : rtx op0 = gen_reg_rtx (V4SImode);
6762 : 2 : rtx op0_1 = gen_reg_rtx (V4SImode);
6763 : :
6764 : 2 : emit_move_insn (op3, CONST0_RTX (V4SImode));
6765 : 2 : emit_insn (gen_zero_extendv8qiv8hi2 (op1, operands[1]));
6766 : 2 : emit_insn (gen_zero_extendv8qiv8hi2 (op2, operands[2]));
6767 : 2 : emit_insn (gen_sdot_prodv4siv8hi (op0, op1, op2, op3));
6768 : :
6769 : : /* vec_perm (op0, 2, 3, 0, 1); */
6770 : 2 : emit_insn (gen_sse2_pshufd (op0_1, op0, GEN_INT (78)));
6771 : 2 : emit_insn (gen_addv4si3 (op0, op0, op0_1));
6772 : 2 : emit_insn (gen_addv2si3 (operands[0], operands[3],
6773 : : lowpart_subreg (V2SImode, op0, V4SImode)));
6774 : : }
6775 : 7 : DONE;
6776 : :
6777 : : })
6778 : :
6779 : : (define_expand "usdot_prodv2siv4hi"
6780 : : [(match_operand:V2SI 0 "register_operand")
6781 : : (match_operand:V4HI 1 "register_operand")
6782 : : (match_operand:V4HI 2 "register_operand")
6783 : : (match_operand:V2SI 3 "register_operand")]
6784 : : "TARGET_AVXVNNIINT16 && TARGET_MMX_WITH_SSE"
6785 : 3 : {
6786 : 3 : operands[1] = force_reg (V4HImode, operands[1]);
6787 : 3 : operands[2] = force_reg (V4HImode, operands[2]);
6788 : 3 : operands[3] = force_reg (V2SImode, operands[3]);
6789 : :
6790 : 16367 : rtx op1 = lowpart_subreg (V8HImode, operands[1], V4HImode);
6791 : 3 : rtx op2 = lowpart_subreg (V8HImode, operands[2], V4HImode);
6792 : 16367 : rtx op3 = lowpart_subreg (V4SImode, operands[3], V2SImode);
6793 : 16367 : rtx op0 = gen_reg_rtx (V4SImode);
6794 : 16364 :
6795 : 3 : emit_insn (gen_usdot_prodv4siv8hi (op0, op1, op2, op3));
6796 : 3 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
6797 : 3 : DONE;
6798 : : })
6799 : :
6800 : : (define_expand "udot_prodv2siv4hi"
6801 : : [(match_operand:V2SI 0 "register_operand")
6802 : : (match_operand:V4HI 1 "register_operand")
6803 : : (match_operand:V4HI 2 "register_operand")
6804 : : (match_operand:V2SI 3 "register_operand")]
6805 : : "TARGET_AVXVNNIINT16 && TARGET_MMX_WITH_SSE"
6806 : 3 : {
6807 : 3 : operands[1] = force_reg (V4HImode, operands[1]);
6808 : 3 : operands[2] = force_reg (V4HImode, operands[2]);
6809 : 3 : operands[3] = force_reg (V2SImode, operands[3]);
6810 : :
6811 : 8537 : rtx op1 = lowpart_subreg (V8HImode, operands[1], V4HImode);
6812 : 3 : rtx op2 = lowpart_subreg (V8HImode, operands[2], V4HImode);
6813 : 8537 : rtx op3 = lowpart_subreg (V4SImode, operands[3], V2SImode);
6814 : 8537 : rtx op0 = gen_reg_rtx (V4SImode);
6815 : 8534 :
6816 : 3 : emit_insn (gen_udot_prodv4siv8hi (op0, op1, op2, op3));
6817 : 3 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
6818 : 3 : DONE;
6819 : : })
6820 : :
6821 : : (define_expand "sdot_prodv2siv4hi"
6822 : : [(match_operand:V2SI 0 "register_operand")
6823 : : (match_operand:V4HI 1 "register_operand")
6824 : : (match_operand:V4HI 2 "register_operand")
6825 : : (match_operand:V2SI 3 "register_operand")]
6826 : : "TARGET_MMX_WITH_SSE"
6827 : 36 : {
6828 : 36 : operands[1] = force_reg (V4HImode, operands[1]);
6829 : 36 : operands[2] = force_reg (V4HImode, operands[2]);
6830 : 36 : operands[3] = force_reg (V2SImode, operands[3]);
6831 : :
6832 : 15188 : rtx op1 = lowpart_subreg (V8HImode, operands[1], V4HImode);
6833 : 36 : rtx op2 = lowpart_subreg (V8HImode, operands[2], V4HImode);
6834 : 15188 : rtx op3 = lowpart_subreg (V4SImode, operands[3], V2SImode);
6835 : 15188 : rtx op0 = gen_reg_rtx (V4SImode);
6836 : 15152 :
6837 : 36 : emit_insn (gen_sdot_prodv4siv8hi (op0, op1, op2, op3));
6838 : 36 : emit_move_insn (operands[0], lowpart_subreg (V2SImode, op0, V4SImode));
6839 : 36 : DONE;
6840 : : })
6841 : :
6842 : : (define_insn_and_split "mmx_pmovmskb"
6843 : : [(set (match_operand:SI 0 "register_operand" "=r,r,jr")
6844 : : (unspec:SI [(match_operand:V8QI 1 "register_operand" "y,x,x")]
6845 : : UNSPEC_MOVMSK))]
6846 : 111 : "(TARGET_MMX || TARGET_MMX_WITH_SSE)
6847 : 111 : && (TARGET_SSE || TARGET_3DNOW_A)"
6848 : : "@
6849 : : pmovmskb\t{%1, %0|%0, %1}
6850 : : #
6851 : 104 : #"
6852 : 148 : "TARGET_SSE2 && reload_completed
6853 : 113152 : && SSE_REGNO_P (REGNO (operands[1]))"
6854 : 22 : [(set (match_dup 0)
6855 : 116992 : (unspec:SI [(match_dup 1)] UNSPEC_MOVMSK))
6856 : 116992 : (set (match_dup 0)
6857 : 113026 : (zero_extend:SI (match_dup 2)))]
6858 : 499 : {
6859 : 477 : /* Generate SSE pmovmskb and zero-extend from QImode to SImode. */
6860 : 44 : operands[1] = lowpart_subreg (V16QImode, operands[1],
6861 : 22 : GET_MODE (operands[1]));
6862 : 44 : operands[2] = lowpart_subreg (QImode, operands[0],
6863 : 22 : GET_MODE (operands[0]));
6864 : 0 : }
6865 : 0 : [(set_attr "mmx_isa" "native,sse_noavx,avx")
6866 : : (set_attr "type" "mmxcvt,ssemov,ssemov")
6867 : 22 : (set_attr "mode" "DI,TI,TI")])
6868 : :
6869 : : (define_expand "mmx_maskmovq"
6870 : : [(set (match_operand:V8QI 0 "memory_operand")
6871 : : (unspec:V8QI [(match_operand:V8QI 1 "register_operand")
6872 : 22 : (match_operand:V8QI 2 "register_operand")
6873 : : (match_dup 0)]
6874 : : UNSPEC_MASKMOV))]
6875 : : "TARGET_SSE || TARGET_3DNOW_A")
6876 : :
6877 : 18010 : (define_insn "*mmx_maskmovq"
6878 : : [(set (mem:V8QI (match_operand:P 0 "register_operand" "D"))
6879 : 18010 : (unspec:V8QI [(match_operand:V8QI 1 "register_operand" "y")
6880 : 18010 : (match_operand:V8QI 2 "register_operand" "y")
6881 : 18010 : (mem:V8QI (match_dup 0))]
6882 : : UNSPEC_MASKMOV))]
6883 : 9 : "TARGET_SSE || TARGET_3DNOW_A"
6884 : : ;; @@@ check ordering of operands in intel/nonintel syntax
6885 : : "maskmovq\t{%2, %1|%1, %2}"
6886 : : [(set_attr "type" "mmxcvt")
6887 : : (set_attr "znver1_decode" "vector")
6888 : : (set_attr "mode" "DI")])
6889 : :
6890 : : (define_int_iterator EMMS
6891 : 104 : [(UNSPECV_EMMS "TARGET_MMX")
6892 : 15 : (UNSPECV_FEMMS "TARGET_3DNOW")])
6893 : 0 :
6894 : 0 : (define_int_attr emms
6895 : 0 : [(UNSPECV_EMMS "emms")
6896 : 15 : (UNSPECV_FEMMS "femms")])
6897 : 0 :
6898 : 94964 : (define_expand "mmx_<emms>"
6899 : 94964 : [(parallel
6900 : 94964 : [(unspec_volatile [(const_int 0)] EMMS)
6901 : 94964 : (clobber (reg:XF ST0_REG))
6902 : 1145478 : (clobber (reg:XF ST1_REG))
6903 : : (clobber (reg:XF ST2_REG))
6904 : : (clobber (reg:XF ST3_REG))
6905 : : (clobber (reg:XF ST4_REG))
6906 : 1145478 : (clobber (reg:XF ST5_REG))
6907 : 1145478 : (clobber (reg:XF ST6_REG))
6908 : 1145478 : (clobber (reg:XF ST7_REG))
6909 : 1145478 : (clobber (reg:DI MM0_REG))
6910 : : (clobber (reg:DI MM1_REG))
6911 : 968450 : (clobber (reg:DI MM2_REG))
6912 : 968450 : (clobber (reg:DI MM3_REG))
6913 : : (clobber (reg:DI MM4_REG))
6914 : 263934 : (clobber (reg:DI MM5_REG))
6915 : 263934 : (clobber (reg:DI MM6_REG))
6916 : 263934 : (clobber (reg:DI MM7_REG))])]
6917 : : "TARGET_MMX || TARGET_MMX_WITH_SSE"
6918 : 120 : {
6919 : 120 : if (!TARGET_MMX)
6920 : 0 : {
6921 : 1 : emit_insn (gen_nop ());
6922 : 1 : DONE;
6923 : 0 : }
6924 : : })
6925 : 23 :
6926 : 23 : (define_insn "*mmx_<emms>"
6927 : 23 : [(unspec_volatile [(const_int 0)] EMMS)
6928 : 142 : (clobber (reg:XF ST0_REG))
6929 : 23 : (clobber (reg:XF ST1_REG))
6930 : : (clobber (reg:XF ST2_REG))
6931 : : (clobber (reg:XF ST3_REG))
6932 : : (clobber (reg:XF ST4_REG))
6933 : : (clobber (reg:XF ST5_REG))
6934 : : (clobber (reg:XF ST6_REG))
6935 : : (clobber (reg:XF ST7_REG))
6936 : : (clobber (reg:DI MM0_REG))
6937 : : (clobber (reg:DI MM1_REG))
6938 : 119 : (clobber (reg:DI MM2_REG))
6939 : : (clobber (reg:DI MM3_REG))
6940 : : (clobber (reg:DI MM4_REG))
6941 : : (clobber (reg:DI MM5_REG))
6942 : : (clobber (reg:DI MM6_REG))
6943 : 70452 : (clobber (reg:DI MM7_REG))]
6944 : : ""
6945 : 70452 : "<emms>"
6946 : 70452 : [(set_attr "type" "mmx")
6947 : 70452 : (set_attr "modrm" "0")
6948 : : (set_attr "memory" "none")])
6949 : :
6950 : : (define_insn "popcount<mode>2"
6951 : : [(set (match_operand:VI1_16_32_64 0 "register_operand" "=v")
6952 : : (popcount:VI1_16_32_64
6953 : : (match_operand:VI1_16_32_64 1 "register_operand" "v")))]
6954 : 10 : "TARGET_AVX512VL && TARGET_AVX512BITALG"
6955 : 14 : "vpopcntb\t{%1, %0|%0, %1}")
6956 : :
6957 : : (define_insn "popcount<mode>2"
6958 : 24 : [(set (match_operand:VI2_32_64 0 "register_operand" "=v")
6959 : 24 : (popcount:VI2_32_64
6960 : 12 : (match_operand:VI2_32_64 1 "register_operand" "v")))]
6961 : 22 : "TARGET_AVX512VL && TARGET_AVX512BITALG"
6962 : 46 : "vpopcntw\t{%1, %0|%0, %1}")
6963 : :
6964 : : (define_insn "popcountv2si2"
6965 : 12 : [(set (match_operand:V2SI 0 "register_operand" "=v")
6966 : 12 : (popcount:V2SI
6967 : 6 : (match_operand:V2SI 1 "register_operand" "v")))]
6968 : 16 : "TARGET_AVX512VPOPCNTDQ && TARGET_AVX512VL && TARGET_MMX_WITH_SSE"
6969 : 23 : "vpopcntd\t{%1, %0|%0, %1}")
6970 : : /* /home/worker/buildworker/tiber-lcov/build/gcc/config/i386/mmx.md not long enough */
6971 : : /* (content generated from line coverage data) */
6972 : : /* ... */
6973 : : /* ... */
6974 : : /* ... */
6975 : : /* ... */
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6977 : : /* ... */
6978 : 223790 : /* ... */
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6982 : 223790 : /* ... */
6983 : 223790 : /* ... */
6984 : 223790 : /* ... */
6985 : 223790 : /* ... */
6986 : 223790 : /* ... */
6987 : : /* ... */
6988 : 174223 : /* ... */
6989 : 174223 : /* ... */
6990 : : /* /home/worker/buildworker/tiber-lcov/build/gcc/config/i386/mmx.md not long enough */
6991 : 79 : /* (content generated from line coverage data) */
6992 : 79 : /* ... */
6993 : : /* ... */
6994 : 79 : /* ... */
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6997 : 79 : /* ... */
6998 : 79 : /* ... */
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7010 : : /* /home/worker/buildworker/tiber-lcov/build/gcc/config/i386/mmx.md not long enough */
7011 : : /* (content generated from line coverage data) */
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7031 : : /* (content generated from line coverage data) */
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7050 : : /* /home/worker/buildworker/tiber-lcov/build/gcc/config/i386/mmx.md not long enough */
7051 : : /* (content generated from line coverage data) */
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7110 : : /* /home/worker/buildworker/tiber-lcov/build/gcc/config/i386/mmx.md not long enough */
7111 : : /* (content generated from line coverage data) */
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7131 : : /* (content generated from line coverage data) */
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7170 : : /* /home/worker/buildworker/tiber-lcov/build/gcc/config/i386/mmx.md not long enough */
7171 : : /* (content generated from line coverage data) */
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7190 : : /* /home/worker/buildworker/tiber-lcov/build/gcc/config/i386/mmx.md not long enough */
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