Branch data Line data Source code
1 : : /* Instruction scheduling pass.
2 : : Copyright (C) 1992-2024 Free Software Foundation, Inc.
3 : : Contributed by Michael Tiemann (tiemann@cygnus.com) Enhanced by,
4 : : and currently maintained by, Jim Wilson (wilson@cygnus.com)
5 : :
6 : : This file is part of GCC.
7 : :
8 : : GCC is free software; you can redistribute it and/or modify it under
9 : : the terms of the GNU General Public License as published by the Free
10 : : Software Foundation; either version 3, or (at your option) any later
11 : : version.
12 : :
13 : : GCC is distributed in the hope that it will be useful, but WITHOUT ANY
14 : : WARRANTY; without even the implied warranty of MERCHANTABILITY or
15 : : FITNESS FOR A PARTICULAR PURPOSE. See the GNU General Public License
16 : : for more details.
17 : :
18 : : You should have received a copy of the GNU General Public License
19 : : along with GCC; see the file COPYING3. If not see
20 : : <http://www.gnu.org/licenses/>. */
21 : :
22 : : /* Instruction scheduling pass. This file, along with sched-deps.cc,
23 : : contains the generic parts. The actual entry point for
24 : : the normal instruction scheduling pass is found in sched-rgn.cc.
25 : :
26 : : We compute insn priorities based on data dependencies. Flow
27 : : analysis only creates a fraction of the data-dependencies we must
28 : : observe: namely, only those dependencies which the combiner can be
29 : : expected to use. For this pass, we must therefore create the
30 : : remaining dependencies we need to observe: register dependencies,
31 : : memory dependencies, dependencies to keep function calls in order,
32 : : and the dependence between a conditional branch and the setting of
33 : : condition codes are all dealt with here.
34 : :
35 : : The scheduler first traverses the data flow graph, starting with
36 : : the last instruction, and proceeding to the first, assigning values
37 : : to insn_priority as it goes. This sorts the instructions
38 : : topologically by data dependence.
39 : :
40 : : Once priorities have been established, we order the insns using
41 : : list scheduling. This works as follows: starting with a list of
42 : : all the ready insns, and sorted according to priority number, we
43 : : schedule the insn from the end of the list by placing its
44 : : predecessors in the list according to their priority order. We
45 : : consider this insn scheduled by setting the pointer to the "end" of
46 : : the list to point to the previous insn. When an insn has no
47 : : predecessors, we either queue it until sufficient time has elapsed
48 : : or add it to the ready list. As the instructions are scheduled or
49 : : when stalls are introduced, the queue advances and dumps insns into
50 : : the ready list. When all insns down to the lowest priority have
51 : : been scheduled, the critical path of the basic block has been made
52 : : as short as possible. The remaining insns are then scheduled in
53 : : remaining slots.
54 : :
55 : : The following list shows the order in which we want to break ties
56 : : among insns in the ready list:
57 : :
58 : : 1. choose insn with the longest path to end of bb, ties
59 : : broken by
60 : : 2. choose insn with least contribution to register pressure,
61 : : ties broken by
62 : : 3. prefer in-block upon interblock motion, ties broken by
63 : : 4. prefer useful upon speculative motion, ties broken by
64 : : 5. choose insn with largest control flow probability, ties
65 : : broken by
66 : : 6. choose insn with the least dependences upon the previously
67 : : scheduled insn, or finally
68 : : 7 choose the insn which has the most insns dependent on it.
69 : : 8. choose insn with lowest UID.
70 : :
71 : : Memory references complicate matters. Only if we can be certain
72 : : that memory references are not part of the data dependency graph
73 : : (via true, anti, or output dependence), can we move operations past
74 : : memory references. To first approximation, reads can be done
75 : : independently, while writes introduce dependencies. Better
76 : : approximations will yield fewer dependencies.
77 : :
78 : : Before reload, an extended analysis of interblock data dependences
79 : : is required for interblock scheduling. This is performed in
80 : : compute_block_dependences ().
81 : :
82 : : Dependencies set up by memory references are treated in exactly the
83 : : same way as other dependencies, by using insn backward dependences
84 : : INSN_BACK_DEPS. INSN_BACK_DEPS are translated into forward dependences
85 : : INSN_FORW_DEPS for the purpose of forward list scheduling.
86 : :
87 : : Having optimized the critical path, we may have also unduly
88 : : extended the lifetimes of some registers. If an operation requires
89 : : that constants be loaded into registers, it is certainly desirable
90 : : to load those constants as early as necessary, but no earlier.
91 : : I.e., it will not do to load up a bunch of registers at the
92 : : beginning of a basic block only to use them at the end, if they
93 : : could be loaded later, since this may result in excessive register
94 : : utilization.
95 : :
96 : : Note that since branches are never in basic blocks, but only end
97 : : basic blocks, this pass will not move branches. But that is ok,
98 : : since we can use GNU's delayed branch scheduling pass to take care
99 : : of this case.
100 : :
101 : : Also note that no further optimizations based on algebraic
102 : : identities are performed, so this pass would be a good one to
103 : : perform instruction splitting, such as breaking up a multiply
104 : : instruction into shifts and adds where that is profitable.
105 : :
106 : : Given the memory aliasing analysis that this pass should perform,
107 : : it should be possible to remove redundant stores to memory, and to
108 : : load values from registers instead of hitting memory.
109 : :
110 : : Before reload, speculative insns are moved only if a 'proof' exists
111 : : that no exception will be caused by this, and if no live registers
112 : : exist that inhibit the motion (live registers constraints are not
113 : : represented by data dependence edges).
114 : :
115 : : This pass must update information that subsequent passes expect to
116 : : be correct. Namely: reg_n_refs, reg_n_sets, reg_n_deaths,
117 : : reg_n_calls_crossed, and reg_live_length. Also, BB_HEAD, BB_END.
118 : :
119 : : The information in the line number notes is carefully retained by
120 : : this pass. Notes that refer to the starting and ending of
121 : : exception regions are also carefully retained by this pass. All
122 : : other NOTE insns are grouped in their same relative order at the
123 : : beginning of basic blocks and regions that have been scheduled. */
124 : :
125 : : #include "config.h"
126 : : #include "system.h"
127 : : #include "coretypes.h"
128 : : #include "backend.h"
129 : : #include "target.h"
130 : : #include "rtl.h"
131 : : #include "cfghooks.h"
132 : : #include "df.h"
133 : : #include "memmodel.h"
134 : : #include "tm_p.h"
135 : : #include "insn-config.h"
136 : : #include "regs.h"
137 : : #include "ira.h"
138 : : #include "recog.h"
139 : : #include "insn-attr.h"
140 : : #include "cfgrtl.h"
141 : : #include "cfgbuild.h"
142 : : #include "sched-int.h"
143 : : #include "common/common-target.h"
144 : : #include "dbgcnt.h"
145 : : #include "cfgloop.h"
146 : : #include "dumpfile.h"
147 : : #include "print-rtl.h"
148 : : #include "function-abi.h"
149 : :
150 : : #ifdef INSN_SCHEDULING
151 : :
152 : : /* True if we do register pressure relief through live-range
153 : : shrinkage. */
154 : : static bool live_range_shrinkage_p;
155 : :
156 : : /* Switch on live range shrinkage. */
157 : : void
158 : 35 : initialize_live_range_shrinkage (void)
159 : : {
160 : 35 : live_range_shrinkage_p = true;
161 : 35 : }
162 : :
163 : : /* Switch off live range shrinkage. */
164 : : void
165 : 35 : finish_live_range_shrinkage (void)
166 : : {
167 : 35 : live_range_shrinkage_p = false;
168 : 35 : }
169 : :
170 : : /* issue_rate is the number of insns that can be scheduled in the same
171 : : machine cycle. It can be defined in the config/mach/mach.h file,
172 : : otherwise we set it to 1. */
173 : :
174 : : int issue_rate;
175 : :
176 : : /* This can be set to true by a backend if the scheduler should not
177 : : enable a DCE pass. */
178 : : bool sched_no_dce;
179 : :
180 : : /* The current initiation interval used when modulo scheduling. */
181 : : static int modulo_ii;
182 : :
183 : : /* The maximum number of stages we are prepared to handle. */
184 : : static int modulo_max_stages;
185 : :
186 : : /* The number of insns that exist in each iteration of the loop. We use this
187 : : to detect when we've scheduled all insns from the first iteration. */
188 : : static int modulo_n_insns;
189 : :
190 : : /* The current count of insns in the first iteration of the loop that have
191 : : already been scheduled. */
192 : : static int modulo_insns_scheduled;
193 : :
194 : : /* The maximum uid of insns from the first iteration of the loop. */
195 : : static int modulo_iter0_max_uid;
196 : :
197 : : /* The number of times we should attempt to backtrack when modulo scheduling.
198 : : Decreased each time we have to backtrack. */
199 : : static int modulo_backtracks_left;
200 : :
201 : : /* The stage in which the last insn from the original loop was
202 : : scheduled. */
203 : : static int modulo_last_stage;
204 : :
205 : : /* sched-verbose controls the amount of debugging output the
206 : : scheduler prints. It is controlled by -fsched-verbose=N:
207 : : N=0: no debugging output.
208 : : N=1: default value.
209 : : N=2: bb's probabilities, detailed ready list info, unit/insn info.
210 : : N=3: rtl at abort point, control-flow, regions info.
211 : : N=5: dependences info. */
212 : : int sched_verbose = 0;
213 : :
214 : : /* Debugging file. All printouts are sent to dump. */
215 : : FILE *sched_dump = 0;
216 : :
217 : : /* This is a placeholder for the scheduler parameters common
218 : : to all schedulers. */
219 : : struct common_sched_info_def *common_sched_info;
220 : :
221 : : #define INSN_TICK(INSN) (HID (INSN)->tick)
222 : : #define INSN_EXACT_TICK(INSN) (HID (INSN)->exact_tick)
223 : : #define INSN_TICK_ESTIMATE(INSN) (HID (INSN)->tick_estimate)
224 : : #define INTER_TICK(INSN) (HID (INSN)->inter_tick)
225 : : #define FEEDS_BACKTRACK_INSN(INSN) (HID (INSN)->feeds_backtrack_insn)
226 : : #define SHADOW_P(INSN) (HID (INSN)->shadow_p)
227 : : #define MUST_RECOMPUTE_SPEC_P(INSN) (HID (INSN)->must_recompute_spec)
228 : : /* Cached cost of the instruction. Use insn_sched_cost to get cost of the
229 : : insn. -1 here means that the field is not initialized. */
230 : : #define INSN_COST(INSN) (HID (INSN)->cost)
231 : :
232 : : /* If INSN_TICK of an instruction is equal to INVALID_TICK,
233 : : then it should be recalculated from scratch. */
234 : : #define INVALID_TICK (-(max_insn_queue_index + 1))
235 : : /* The minimal value of the INSN_TICK of an instruction. */
236 : : #define MIN_TICK (-max_insn_queue_index)
237 : :
238 : : /* Original order of insns in the ready list.
239 : : Used to keep order of normal insns while separating DEBUG_INSNs. */
240 : : #define INSN_RFS_DEBUG_ORIG_ORDER(INSN) (HID (INSN)->rfs_debug_orig_order)
241 : :
242 : : /* The deciding reason for INSN's place in the ready list. */
243 : : #define INSN_LAST_RFS_WIN(INSN) (HID (INSN)->last_rfs_win)
244 : :
245 : : /* List of important notes we must keep around. This is a pointer to the
246 : : last element in the list. */
247 : : rtx_insn *note_list;
248 : :
249 : : static struct spec_info_def spec_info_var;
250 : : /* Description of the speculative part of the scheduling.
251 : : If NULL - no speculation. */
252 : : spec_info_t spec_info = NULL;
253 : :
254 : : /* True, if recovery block was added during scheduling of current block.
255 : : Used to determine, if we need to fix INSN_TICKs. */
256 : : static bool haifa_recovery_bb_recently_added_p;
257 : :
258 : : /* True, if recovery block was added during this scheduling pass.
259 : : Used to determine if we should have empty memory pools of dependencies
260 : : after finishing current region. */
261 : : bool haifa_recovery_bb_ever_added_p;
262 : :
263 : : /* Counters of different types of speculative instructions. */
264 : : static int nr_begin_data, nr_be_in_data, nr_begin_control, nr_be_in_control;
265 : :
266 : : /* Array used in {unlink, restore}_bb_notes. */
267 : : static rtx_insn **bb_header = 0;
268 : :
269 : : /* Basic block after which recovery blocks will be created. */
270 : : static basic_block before_recovery;
271 : :
272 : : /* Basic block just before the EXIT_BLOCK and after recovery, if we have
273 : : created it. */
274 : : basic_block after_recovery;
275 : :
276 : : /* FALSE if we add bb to another region, so we don't need to initialize it. */
277 : : bool adding_bb_to_current_region_p = true;
278 : :
279 : : /* Queues, etc. */
280 : :
281 : : /* An instruction is ready to be scheduled when all insns preceding it
282 : : have already been scheduled. It is important to ensure that all
283 : : insns which use its result will not be executed until its result
284 : : has been computed. An insn is maintained in one of four structures:
285 : :
286 : : (P) the "Pending" set of insns which cannot be scheduled until
287 : : their dependencies have been satisfied.
288 : : (Q) the "Queued" set of insns that can be scheduled when sufficient
289 : : time has passed.
290 : : (R) the "Ready" list of unscheduled, uncommitted insns.
291 : : (S) the "Scheduled" list of insns.
292 : :
293 : : Initially, all insns are either "Pending" or "Ready" depending on
294 : : whether their dependencies are satisfied.
295 : :
296 : : Insns move from the "Ready" list to the "Scheduled" list as they
297 : : are committed to the schedule. As this occurs, the insns in the
298 : : "Pending" list have their dependencies satisfied and move to either
299 : : the "Ready" list or the "Queued" set depending on whether
300 : : sufficient time has passed to make them ready. As time passes,
301 : : insns move from the "Queued" set to the "Ready" list.
302 : :
303 : : The "Pending" list (P) are the insns in the INSN_FORW_DEPS of the
304 : : unscheduled insns, i.e., those that are ready, queued, and pending.
305 : : The "Queued" set (Q) is implemented by the variable `insn_queue'.
306 : : The "Ready" list (R) is implemented by the variables `ready' and
307 : : `n_ready'.
308 : : The "Scheduled" list (S) is the new insn chain built by this pass.
309 : :
310 : : The transition (R->S) is implemented in the scheduling loop in
311 : : `schedule_block' when the best insn to schedule is chosen.
312 : : The transitions (P->R and P->Q) are implemented in `schedule_insn' as
313 : : insns move from the ready list to the scheduled list.
314 : : The transition (Q->R) is implemented in 'queue_to_insn' as time
315 : : passes or stalls are introduced. */
316 : :
317 : : /* Implement a circular buffer to delay instructions until sufficient
318 : : time has passed. For the new pipeline description interface,
319 : : MAX_INSN_QUEUE_INDEX is a power of two minus one which is not less
320 : : than maximal time of instruction execution computed by genattr.cc on
321 : : the base maximal time of functional unit reservations and getting a
322 : : result. This is the longest time an insn may be queued. */
323 : :
324 : : static rtx_insn_list **insn_queue;
325 : : static int q_ptr = 0;
326 : : static int q_size = 0;
327 : : #define NEXT_Q(X) (((X)+1) & max_insn_queue_index)
328 : : #define NEXT_Q_AFTER(X, C) (((X)+C) & max_insn_queue_index)
329 : :
330 : : #define QUEUE_SCHEDULED (-3)
331 : : #define QUEUE_NOWHERE (-2)
332 : : #define QUEUE_READY (-1)
333 : : /* QUEUE_SCHEDULED - INSN is scheduled.
334 : : QUEUE_NOWHERE - INSN isn't scheduled yet and is neither in
335 : : queue or ready list.
336 : : QUEUE_READY - INSN is in ready list.
337 : : N >= 0 - INSN queued for X [where NEXT_Q_AFTER (q_ptr, X) == N] cycles. */
338 : :
339 : : #define QUEUE_INDEX(INSN) (HID (INSN)->queue_index)
340 : :
341 : : /* The following variable value refers for all current and future
342 : : reservations of the processor units. */
343 : : state_t curr_state;
344 : :
345 : : /* The following variable value is size of memory representing all
346 : : current and future reservations of the processor units. */
347 : : size_t dfa_state_size;
348 : :
349 : : /* The following array is used to find the best insn from ready when
350 : : the automaton pipeline interface is used. */
351 : : signed char *ready_try = NULL;
352 : :
353 : : /* The ready list. */
354 : : struct ready_list ready = {NULL, 0, 0, 0, 0};
355 : :
356 : : /* The pointer to the ready list (to be removed). */
357 : : static struct ready_list *readyp = &ready;
358 : :
359 : : /* Scheduling clock. */
360 : : static int clock_var;
361 : :
362 : : /* Clock at which the previous instruction was issued. */
363 : : static int last_clock_var;
364 : :
365 : : /* Set to true if, when queuing a shadow insn, we discover that it would be
366 : : scheduled too late. */
367 : : static bool must_backtrack;
368 : :
369 : : /* The following variable value is number of essential insns issued on
370 : : the current cycle. An insn is essential one if it changes the
371 : : processors state. */
372 : : int cycle_issued_insns;
373 : :
374 : : /* This records the actual schedule. It is built up during the main phase
375 : : of schedule_block, and afterwards used to reorder the insns in the RTL. */
376 : : static vec<rtx_insn *> scheduled_insns;
377 : :
378 : : static int may_trap_exp (const_rtx, int);
379 : :
380 : : /* Nonzero iff the address is comprised from at most 1 register. */
381 : : #define CONST_BASED_ADDRESS_P(x) \
382 : : (REG_P (x) \
383 : : || ((GET_CODE (x) == PLUS || GET_CODE (x) == MINUS \
384 : : || (GET_CODE (x) == LO_SUM)) \
385 : : && (CONSTANT_P (XEXP (x, 0)) \
386 : : || CONSTANT_P (XEXP (x, 1)))))
387 : :
388 : : /* Returns a class that insn with GET_DEST(insn)=x may belong to,
389 : : as found by analyzing insn's expression. */
390 : :
391 : :
392 : : static int haifa_luid_for_non_insn (rtx x);
393 : :
394 : : /* Haifa version of sched_info hooks common to all headers. */
395 : : const struct common_sched_info_def haifa_common_sched_info =
396 : : {
397 : : NULL, /* fix_recovery_cfg */
398 : : NULL, /* add_block */
399 : : NULL, /* estimate_number_of_insns */
400 : : haifa_luid_for_non_insn, /* luid_for_non_insn */
401 : : SCHED_PASS_UNKNOWN /* sched_pass_id */
402 : : };
403 : :
404 : : /* Mapping from instruction UID to its Logical UID. */
405 : : vec<int> sched_luids;
406 : :
407 : : /* Next LUID to assign to an instruction. */
408 : : int sched_max_luid = 1;
409 : :
410 : : /* Haifa Instruction Data. */
411 : : vec<haifa_insn_data_def> h_i_d;
412 : :
413 : : void (* sched_init_only_bb) (basic_block, basic_block);
414 : :
415 : : /* Split block function. Different schedulers might use different functions
416 : : to handle their internal data consistent. */
417 : : basic_block (* sched_split_block) (basic_block, rtx);
418 : :
419 : : /* Create empty basic block after the specified block. */
420 : : basic_block (* sched_create_empty_bb) (basic_block);
421 : :
422 : : /* Return the number of cycles until INSN is expected to be ready.
423 : : Return zero if it already is. */
424 : : static int
425 : 34636 : insn_delay (rtx_insn *insn)
426 : : {
427 : 34636 : return MAX (INSN_TICK (insn) - clock_var, 0);
428 : : }
429 : :
430 : : static int
431 : 27775 : may_trap_exp (const_rtx x, int is_store)
432 : : {
433 : 27775 : enum rtx_code code;
434 : :
435 : 27775 : if (x == 0)
436 : : return TRAP_FREE;
437 : 27775 : code = GET_CODE (x);
438 : 27775 : if (is_store)
439 : : {
440 : 5535 : if (code == MEM && may_trap_p (x))
441 : : return TRAP_RISKY;
442 : : else
443 : 5285 : return TRAP_FREE;
444 : : }
445 : 22240 : if (code == MEM)
446 : : {
447 : : /* The insn uses memory: a volatile load. */
448 : 1664 : if (MEM_VOLATILE_P (x))
449 : : return IRISKY;
450 : : /* An exception-free load. */
451 : 1642 : if (!may_trap_p (x))
452 : : return IFREE;
453 : : /* A load with 1 base register, to be further checked. */
454 : 392 : if (CONST_BASED_ADDRESS_P (XEXP (x, 0)))
455 : : return PFREE_CANDIDATE;
456 : : /* No info on the load, to be further checked. */
457 : 26 : return PRISKY_CANDIDATE;
458 : : }
459 : : else
460 : : {
461 : 20576 : const char *fmt;
462 : 20576 : int i, insn_class = TRAP_FREE;
463 : :
464 : : /* Neither store nor load, check if it may cause a trap. */
465 : 20576 : if (may_trap_p (x))
466 : : return TRAP_RISKY;
467 : : /* Recursive step: walk the insn... */
468 : 19978 : fmt = GET_RTX_FORMAT (code);
469 : 45796 : for (i = GET_RTX_LENGTH (code) - 1; i >= 0; i--)
470 : : {
471 : 25820 : if (fmt[i] == 'e')
472 : : {
473 : 12698 : int tmp_class = may_trap_exp (XEXP (x, i), is_store);
474 : 12698 : insn_class = WORST_CLASS (insn_class, tmp_class);
475 : : }
476 : 13122 : else if (fmt[i] == 'E')
477 : : {
478 : : int j;
479 : 328 : for (j = 0; j < XVECLEN (x, i); j++)
480 : : {
481 : 282 : int tmp_class = may_trap_exp (XVECEXP (x, i, j), is_store);
482 : 282 : insn_class = WORST_CLASS (insn_class, tmp_class);
483 : 282 : if (insn_class == TRAP_RISKY || insn_class == IRISKY)
484 : : break;
485 : : }
486 : : }
487 : 25820 : if (insn_class == TRAP_RISKY || insn_class == IRISKY)
488 : : break;
489 : : }
490 : 19978 : return insn_class;
491 : : }
492 : : }
493 : :
494 : : /* Classifies rtx X of an insn for the purpose of verifying that X can be
495 : : executed speculatively (and consequently the insn can be moved
496 : : speculatively), by examining X, returning:
497 : : TRAP_RISKY: store, or risky non-load insn (e.g. division by variable).
498 : : TRAP_FREE: non-load insn.
499 : : IFREE: load from a globally safe location.
500 : : IRISKY: volatile load.
501 : : PFREE_CANDIDATE, PRISKY_CANDIDATE: load that need to be checked for
502 : : being either PFREE or PRISKY. */
503 : :
504 : : static int
505 : 6642 : haifa_classify_rtx (const_rtx x)
506 : : {
507 : 6642 : int tmp_class = TRAP_FREE;
508 : 6642 : int insn_class = TRAP_FREE;
509 : 6642 : enum rtx_code code;
510 : :
511 : 6642 : if (GET_CODE (x) == PARALLEL)
512 : : {
513 : 792 : int i, len = XVECLEN (x, 0);
514 : :
515 : 2154 : for (i = len - 1; i >= 0; i--)
516 : : {
517 : 1532 : tmp_class = haifa_classify_rtx (XVECEXP (x, 0, i));
518 : 1532 : insn_class = WORST_CLASS (insn_class, tmp_class);
519 : 1532 : if (insn_class == TRAP_RISKY || insn_class == IRISKY)
520 : : break;
521 : : }
522 : : }
523 : : else
524 : : {
525 : 5850 : code = GET_CODE (x);
526 : 5850 : switch (code)
527 : : {
528 : 748 : case CLOBBER:
529 : : /* Test if it is a 'store'. */
530 : 748 : tmp_class = may_trap_exp (XEXP (x, 0), 1);
531 : 748 : break;
532 : 4787 : case SET:
533 : : /* Test if it is a store. */
534 : 4787 : tmp_class = may_trap_exp (SET_DEST (x), 1);
535 : 4787 : if (tmp_class == TRAP_RISKY)
536 : : break;
537 : : /* Test if it is a load. */
538 : 4630 : tmp_class =
539 : 4630 : WORST_CLASS (tmp_class,
540 : : may_trap_exp (SET_SRC (x), 0));
541 : : break;
542 : 0 : case COND_EXEC:
543 : 0 : tmp_class = haifa_classify_rtx (COND_EXEC_CODE (x));
544 : 0 : if (tmp_class == TRAP_RISKY)
545 : : break;
546 : 0 : tmp_class = WORST_CLASS (tmp_class,
547 : : may_trap_exp (COND_EXEC_TEST (x), 0));
548 : : break;
549 : : case TRAP_IF:
550 : 161 : tmp_class = TRAP_RISKY;
551 : : break;
552 : 157 : default:;
553 : : }
554 : : insn_class = tmp_class;
555 : : }
556 : :
557 : 6642 : return insn_class;
558 : : }
559 : :
560 : : int
561 : 5110 : haifa_classify_insn (const_rtx insn)
562 : : {
563 : 5110 : return haifa_classify_rtx (PATTERN (insn));
564 : : }
565 : :
566 : : /* After the scheduler initialization function has been called, this function
567 : : can be called to enable modulo scheduling. II is the initiation interval
568 : : we should use, it affects the delays for delay_pairs that were recorded as
569 : : separated by a given number of stages.
570 : :
571 : : MAX_STAGES provides us with a limit
572 : : after which we give up scheduling; the caller must have unrolled at least
573 : : as many copies of the loop body and recorded delay_pairs for them.
574 : :
575 : : INSNS is the number of real (non-debug) insns in one iteration of
576 : : the loop. MAX_UID can be used to test whether an insn belongs to
577 : : the first iteration of the loop; all of them have a uid lower than
578 : : MAX_UID. */
579 : : void
580 : 0 : set_modulo_params (int ii, int max_stages, int insns, int max_uid)
581 : : {
582 : 0 : modulo_ii = ii;
583 : 0 : modulo_max_stages = max_stages;
584 : 0 : modulo_n_insns = insns;
585 : 0 : modulo_iter0_max_uid = max_uid;
586 : 0 : modulo_backtracks_left = param_max_modulo_backtrack_attempts;
587 : 0 : }
588 : :
589 : : /* A structure to record a pair of insns where the first one is a real
590 : : insn that has delay slots, and the second is its delayed shadow.
591 : : I1 is scheduled normally and will emit an assembly instruction,
592 : : while I2 describes the side effect that takes place at the
593 : : transition between cycles CYCLES and (CYCLES + 1) after I1. */
594 : : struct delay_pair
595 : : {
596 : : struct delay_pair *next_same_i1;
597 : : rtx_insn *i1, *i2;
598 : : int cycles;
599 : : /* When doing modulo scheduling, we a delay_pair can also be used to
600 : : show that I1 and I2 are the same insn in a different stage. If that
601 : : is the case, STAGES will be nonzero. */
602 : : int stages;
603 : : };
604 : :
605 : : /* Helpers for delay hashing. */
606 : :
607 : : struct delay_i1_hasher : nofree_ptr_hash <delay_pair>
608 : : {
609 : : typedef void *compare_type;
610 : : static inline hashval_t hash (const delay_pair *);
611 : : static inline bool equal (const delay_pair *, const void *);
612 : : };
613 : :
614 : : /* Returns a hash value for X, based on hashing just I1. */
615 : :
616 : : inline hashval_t
617 : 0 : delay_i1_hasher::hash (const delay_pair *x)
618 : : {
619 : 0 : return htab_hash_pointer (x->i1);
620 : : }
621 : :
622 : : /* Return true if I1 of pair X is the same as that of pair Y. */
623 : :
624 : : inline bool
625 : 0 : delay_i1_hasher::equal (const delay_pair *x, const void *y)
626 : : {
627 : 0 : return x->i1 == y;
628 : : }
629 : :
630 : : struct delay_i2_hasher : free_ptr_hash <delay_pair>
631 : : {
632 : : typedef void *compare_type;
633 : : static inline hashval_t hash (const delay_pair *);
634 : : static inline bool equal (const delay_pair *, const void *);
635 : : };
636 : :
637 : : /* Returns a hash value for X, based on hashing just I2. */
638 : :
639 : : inline hashval_t
640 : 0 : delay_i2_hasher::hash (const delay_pair *x)
641 : : {
642 : 0 : return htab_hash_pointer (x->i2);
643 : : }
644 : :
645 : : /* Return true if I2 of pair X is the same as that of pair Y. */
646 : :
647 : : inline bool
648 : 0 : delay_i2_hasher::equal (const delay_pair *x, const void *y)
649 : : {
650 : 0 : return x->i2 == y;
651 : : }
652 : :
653 : : /* Two hash tables to record delay_pairs, one indexed by I1 and the other
654 : : indexed by I2. */
655 : : static hash_table<delay_i1_hasher> *delay_htab;
656 : : static hash_table<delay_i2_hasher> *delay_htab_i2;
657 : :
658 : : /* Called through htab_traverse. Walk the hashtable using I2 as
659 : : index, and delete all elements involving an UID higher than
660 : : that pointed to by *DATA. */
661 : : int
662 : 0 : haifa_htab_i2_traverse (delay_pair **slot, int *data)
663 : : {
664 : 0 : int maxuid = *data;
665 : 0 : struct delay_pair *p = *slot;
666 : 0 : if (INSN_UID (p->i2) >= maxuid || INSN_UID (p->i1) >= maxuid)
667 : : {
668 : 0 : delay_htab_i2->clear_slot (slot);
669 : : }
670 : 0 : return 1;
671 : : }
672 : :
673 : : /* Called through htab_traverse. Walk the hashtable using I2 as
674 : : index, and delete all elements involving an UID higher than
675 : : that pointed to by *DATA. */
676 : : int
677 : 0 : haifa_htab_i1_traverse (delay_pair **pslot, int *data)
678 : : {
679 : 0 : int maxuid = *data;
680 : 0 : struct delay_pair *p, *first, **pprev;
681 : :
682 : 0 : if (INSN_UID ((*pslot)->i1) >= maxuid)
683 : : {
684 : 0 : delay_htab->clear_slot (pslot);
685 : 0 : return 1;
686 : : }
687 : : pprev = &first;
688 : 0 : for (p = *pslot; p; p = p->next_same_i1)
689 : : {
690 : 0 : if (INSN_UID (p->i2) < maxuid)
691 : : {
692 : 0 : *pprev = p;
693 : 0 : pprev = &p->next_same_i1;
694 : : }
695 : : }
696 : 0 : *pprev = NULL;
697 : 0 : if (first == NULL)
698 : 0 : delay_htab->clear_slot (pslot);
699 : : else
700 : 0 : *pslot = first;
701 : : return 1;
702 : : }
703 : :
704 : : /* Discard all delay pairs which involve an insn with an UID higher
705 : : than MAX_UID. */
706 : : void
707 : 0 : discard_delay_pairs_above (int max_uid)
708 : : {
709 : 0 : delay_htab->traverse <int *, haifa_htab_i1_traverse> (&max_uid);
710 : 0 : delay_htab_i2->traverse <int *, haifa_htab_i2_traverse> (&max_uid);
711 : 0 : }
712 : :
713 : : /* This function can be called by a port just before it starts the final
714 : : scheduling pass. It records the fact that an instruction with delay
715 : : slots has been split into two insns, I1 and I2. The first one will be
716 : : scheduled normally and initiates the operation. The second one is a
717 : : shadow which must follow a specific number of cycles after I1; its only
718 : : purpose is to show the side effect that occurs at that cycle in the RTL.
719 : : If a JUMP_INSN or a CALL_INSN has been split, I1 should be a normal INSN,
720 : : while I2 retains the original insn type.
721 : :
722 : : There are two ways in which the number of cycles can be specified,
723 : : involving the CYCLES and STAGES arguments to this function. If STAGES
724 : : is zero, we just use the value of CYCLES. Otherwise, STAGES is a factor
725 : : which is multiplied by MODULO_II to give the number of cycles. This is
726 : : only useful if the caller also calls set_modulo_params to enable modulo
727 : : scheduling. */
728 : :
729 : : void
730 : 0 : record_delay_slot_pair (rtx_insn *i1, rtx_insn *i2, int cycles, int stages)
731 : : {
732 : 0 : struct delay_pair *p = XNEW (struct delay_pair);
733 : 0 : struct delay_pair **slot;
734 : :
735 : 0 : p->i1 = i1;
736 : 0 : p->i2 = i2;
737 : 0 : p->cycles = cycles;
738 : 0 : p->stages = stages;
739 : :
740 : 0 : if (!delay_htab)
741 : : {
742 : 0 : delay_htab = new hash_table<delay_i1_hasher> (10);
743 : 0 : delay_htab_i2 = new hash_table<delay_i2_hasher> (10);
744 : : }
745 : 0 : slot = delay_htab->find_slot_with_hash (i1, htab_hash_pointer (i1), INSERT);
746 : 0 : p->next_same_i1 = *slot;
747 : 0 : *slot = p;
748 : 0 : slot = delay_htab_i2->find_slot (p, INSERT);
749 : 0 : *slot = p;
750 : 0 : }
751 : :
752 : : /* Examine the delay pair hashtable to see if INSN is a shadow for another,
753 : : and return the other insn if so. Return NULL otherwise. */
754 : : rtx_insn *
755 : 0 : real_insn_for_shadow (rtx_insn *insn)
756 : : {
757 : 0 : struct delay_pair *pair;
758 : :
759 : 0 : if (!delay_htab)
760 : : return NULL;
761 : :
762 : 0 : pair = delay_htab_i2->find_with_hash (insn, htab_hash_pointer (insn));
763 : 0 : if (!pair || pair->stages > 0)
764 : : return NULL;
765 : 0 : return pair->i1;
766 : : }
767 : :
768 : : /* For a pair P of insns, return the fixed distance in cycles from the first
769 : : insn after which the second must be scheduled. */
770 : : static int
771 : 0 : pair_delay (struct delay_pair *p)
772 : : {
773 : 0 : if (p->stages == 0)
774 : 0 : return p->cycles;
775 : : else
776 : 0 : return p->stages * modulo_ii;
777 : : }
778 : :
779 : : /* Given an insn INSN, add a dependence on its delayed shadow if it
780 : : has one. Also try to find situations where shadows depend on each other
781 : : and add dependencies to the real insns to limit the amount of backtracking
782 : : needed. */
783 : : void
784 : 1540 : add_delay_dependencies (rtx_insn *insn)
785 : : {
786 : 1540 : struct delay_pair *pair;
787 : 1540 : sd_iterator_def sd_it;
788 : 1540 : dep_t dep;
789 : :
790 : 1540 : if (!delay_htab)
791 : 1540 : return;
792 : :
793 : 0 : pair = delay_htab_i2->find_with_hash (insn, htab_hash_pointer (insn));
794 : 0 : if (!pair)
795 : : return;
796 : 0 : add_dependence (insn, pair->i1, REG_DEP_ANTI);
797 : 0 : if (pair->stages)
798 : : return;
799 : :
800 : 0 : FOR_EACH_DEP (pair->i2, SD_LIST_BACK, sd_it, dep)
801 : : {
802 : 0 : rtx_insn *pro = DEP_PRO (dep);
803 : 0 : struct delay_pair *other_pair
804 : 0 : = delay_htab_i2->find_with_hash (pro, htab_hash_pointer (pro));
805 : 0 : if (!other_pair || other_pair->stages)
806 : 0 : continue;
807 : 0 : if (pair_delay (other_pair) >= pair_delay (pair))
808 : : {
809 : 0 : if (sched_verbose >= 4)
810 : : {
811 : 0 : fprintf (sched_dump, ";;\tadding dependence %d <- %d\n",
812 : 0 : INSN_UID (other_pair->i1),
813 : 0 : INSN_UID (pair->i1));
814 : 0 : fprintf (sched_dump, ";;\tpair1 %d <- %d, cost %d\n",
815 : 0 : INSN_UID (pair->i1),
816 : 0 : INSN_UID (pair->i2),
817 : : pair_delay (pair));
818 : 0 : fprintf (sched_dump, ";;\tpair2 %d <- %d, cost %d\n",
819 : 0 : INSN_UID (other_pair->i1),
820 : 0 : INSN_UID (other_pair->i2),
821 : : pair_delay (other_pair));
822 : : }
823 : 0 : add_dependence (pair->i1, other_pair->i1, REG_DEP_ANTI);
824 : : }
825 : : }
826 : : }
827 : :
828 : : /* Forward declarations. */
829 : :
830 : : static int priority (rtx_insn *, bool force_recompute = false);
831 : : static int autopref_rank_for_schedule (const rtx_insn *, const rtx_insn *);
832 : : static int rank_for_schedule (const void *, const void *);
833 : : static void swap_sort (rtx_insn **, int);
834 : : static void queue_insn (rtx_insn *, int, const char *);
835 : : static int schedule_insn (rtx_insn *);
836 : : static void adjust_priority (rtx_insn *);
837 : : static void advance_one_cycle (void);
838 : : static void extend_h_i_d (void);
839 : :
840 : :
841 : : /* Notes handling mechanism:
842 : : =========================
843 : : Generally, NOTES are saved before scheduling and restored after scheduling.
844 : : The scheduler distinguishes between two types of notes:
845 : :
846 : : (1) LOOP_BEGIN, LOOP_END, SETJMP, EHREGION_BEG, EHREGION_END notes:
847 : : Before scheduling a region, a pointer to the note is added to the insn
848 : : that follows or precedes it. (This happens as part of the data dependence
849 : : computation). After scheduling an insn, the pointer contained in it is
850 : : used for regenerating the corresponding note (in reemit_notes).
851 : :
852 : : (2) All other notes (e.g. INSN_DELETED): Before scheduling a block,
853 : : these notes are put in a list (in rm_other_notes() and
854 : : unlink_other_notes ()). After scheduling the block, these notes are
855 : : inserted at the beginning of the block (in schedule_block()). */
856 : :
857 : : static void ready_add (struct ready_list *, rtx_insn *, bool);
858 : : static rtx_insn *ready_remove_first (struct ready_list *);
859 : : static rtx_insn *ready_remove_first_dispatch (struct ready_list *ready);
860 : :
861 : : static void queue_to_ready (struct ready_list *);
862 : : static int early_queue_to_ready (state_t, struct ready_list *);
863 : :
864 : : /* The following functions are used to implement multi-pass scheduling
865 : : on the first cycle. */
866 : : static rtx_insn *ready_remove (struct ready_list *, int);
867 : : static void ready_remove_insn (rtx_insn *);
868 : :
869 : : static void fix_inter_tick (rtx_insn *, rtx_insn *);
870 : : static int fix_tick_ready (rtx_insn *);
871 : : static void change_queue_index (rtx_insn *, int);
872 : :
873 : : /* The following functions are used to implement scheduling of data/control
874 : : speculative instructions. */
875 : :
876 : : static void extend_h_i_d (void);
877 : : static void init_h_i_d (rtx_insn *);
878 : : static int haifa_speculate_insn (rtx_insn *, ds_t, rtx *);
879 : : static void generate_recovery_code (rtx_insn *);
880 : : static void process_insn_forw_deps_be_in_spec (rtx_insn *, rtx_insn *, ds_t);
881 : : static void begin_speculative_block (rtx_insn *);
882 : : static void add_to_speculative_block (rtx_insn *);
883 : : static void init_before_recovery (basic_block *);
884 : : static void create_check_block_twin (rtx_insn *, bool);
885 : : static void fix_recovery_deps (basic_block);
886 : : static bool haifa_change_pattern (rtx_insn *, rtx);
887 : : static void dump_new_block_header (int, basic_block, rtx_insn *, rtx_insn *);
888 : : static void restore_bb_notes (basic_block);
889 : : static void fix_jump_move (rtx_insn *);
890 : : static void move_block_after_check (rtx_insn *);
891 : : static void move_succs (vec<edge, va_gc> **, basic_block);
892 : : static void sched_remove_insn (rtx_insn *);
893 : : static void clear_priorities (rtx_insn *, rtx_vec_t *);
894 : : static void calc_priorities (const rtx_vec_t &);
895 : : static void add_jump_dependencies (rtx_insn *, rtx_insn *);
896 : :
897 : : #endif /* INSN_SCHEDULING */
898 : :
899 : : /* Point to state used for the current scheduling pass. */
900 : : struct haifa_sched_info *current_sched_info;
901 : :
902 : : #ifndef INSN_SCHEDULING
903 : : void
904 : : schedule_insns (void)
905 : : {
906 : : }
907 : : #else
908 : :
909 : : /* Do register pressure sensitive insn scheduling if the flag is set
910 : : up. */
911 : : enum sched_pressure_algorithm sched_pressure;
912 : :
913 : : /* Map regno -> its pressure class. The map defined only when
914 : : SCHED_PRESSURE != SCHED_PRESSURE_NONE. */
915 : : enum reg_class *sched_regno_pressure_class;
916 : :
917 : : /* The current register pressure. Only elements corresponding pressure
918 : : classes are defined. */
919 : : static int curr_reg_pressure[N_REG_CLASSES];
920 : :
921 : : /* Saved value of the previous array. */
922 : : static int saved_reg_pressure[N_REG_CLASSES];
923 : :
924 : : /* Register living at given scheduling point. */
925 : : static bitmap curr_reg_live;
926 : :
927 : : /* Saved value of the previous array. */
928 : : static bitmap saved_reg_live;
929 : :
930 : : /* Registers mentioned in the current region. */
931 : : static bitmap region_ref_regs;
932 : :
933 : : /* Temporary bitmap used for SCHED_PRESSURE_MODEL. */
934 : : static bitmap tmp_bitmap;
935 : :
936 : : /* Effective number of available registers of a given class (see comment
937 : : in sched_pressure_start_bb). */
938 : : static int sched_class_regs_num[N_REG_CLASSES];
939 : : /* The number of registers that the function would need to save before it
940 : : uses them, and the number of fixed_regs. Helpers for calculating of
941 : : sched_class_regs_num. */
942 : : static int call_saved_regs_num[N_REG_CLASSES];
943 : : static int fixed_regs_num[N_REG_CLASSES];
944 : :
945 : : /* Initiate register pressure relative info for scheduling the current
946 : : region. Currently it is only clearing register mentioned in the
947 : : current region. */
948 : : void
949 : 730 : sched_init_region_reg_pressure_info (void)
950 : : {
951 : 730 : bitmap_clear (region_ref_regs);
952 : 730 : }
953 : :
954 : : /* PRESSURE[CL] describes the pressure on register class CL. Update it
955 : : for the birth (if BIRTH_P) or death (if !BIRTH_P) of register REGNO.
956 : : LIVE tracks the set of live registers; if it is null, assume that
957 : : every birth or death is genuine. */
958 : : static inline void
959 : 55454 : mark_regno_birth_or_death (bitmap live, int *pressure, int regno, bool birth_p)
960 : : {
961 : 55454 : enum reg_class pressure_class;
962 : :
963 : 55454 : pressure_class = sched_regno_pressure_class[regno];
964 : 55454 : if (regno >= FIRST_PSEUDO_REGISTER)
965 : : {
966 : 45713 : if (pressure_class != NO_REGS)
967 : : {
968 : 45669 : if (birth_p)
969 : : {
970 : 28626 : if (!live || bitmap_set_bit (live, regno))
971 : 28014 : pressure[pressure_class]
972 : 28014 : += (ira_reg_class_max_nregs
973 : 28014 : [pressure_class][PSEUDO_REGNO_MODE (regno)]);
974 : : }
975 : : else
976 : : {
977 : 17043 : if (!live || bitmap_clear_bit (live, regno))
978 : 16120 : pressure[pressure_class]
979 : 16120 : -= (ira_reg_class_max_nregs
980 : 16120 : [pressure_class][PSEUDO_REGNO_MODE (regno)]);
981 : : }
982 : : }
983 : : }
984 : 9741 : else if (pressure_class != NO_REGS
985 : 9741 : && ! TEST_HARD_REG_BIT (ira_no_alloc_regs, regno))
986 : : {
987 : 7603 : if (birth_p)
988 : : {
989 : 5273 : if (!live || bitmap_set_bit (live, regno))
990 : 5257 : pressure[pressure_class]++;
991 : : }
992 : : else
993 : : {
994 : 2330 : if (!live || bitmap_clear_bit (live, regno))
995 : 2330 : pressure[pressure_class]--;
996 : : }
997 : : }
998 : 55454 : }
999 : :
1000 : : /* Initiate current register pressure related info from living
1001 : : registers given by LIVE. */
1002 : : static void
1003 : 757 : initiate_reg_pressure_info (bitmap live)
1004 : : {
1005 : 757 : int i;
1006 : 757 : unsigned int j;
1007 : 757 : bitmap_iterator bi;
1008 : :
1009 : 3789 : for (i = 0; i < ira_pressure_classes_num; i++)
1010 : 3032 : curr_reg_pressure[ira_pressure_classes[i]] = 0;
1011 : 757 : bitmap_clear (curr_reg_live);
1012 : 8296 : EXECUTE_IF_SET_IN_BITMAP (live, 0, j, bi)
1013 : 7539 : if (sched_pressure == SCHED_PRESSURE_MODEL
1014 : 7539 : || current_nr_blocks == 1
1015 : 8295 : || bitmap_bit_p (region_ref_regs, j))
1016 : 7131 : mark_regno_birth_or_death (curr_reg_live, curr_reg_pressure, j, true);
1017 : 757 : }
1018 : :
1019 : : /* Mark registers in X as mentioned in the current region. */
1020 : : static void
1021 : 2988 : setup_ref_regs (rtx x)
1022 : : {
1023 : 2988 : int i, j;
1024 : 2988 : const RTX_CODE code = GET_CODE (x);
1025 : 2988 : const char *fmt;
1026 : :
1027 : 2988 : if (REG_P (x))
1028 : : {
1029 : 1020 : bitmap_set_range (region_ref_regs, REGNO (x), REG_NREGS (x));
1030 : 1020 : return;
1031 : : }
1032 : 1968 : fmt = GET_RTX_FORMAT (code);
1033 : 5184 : for (i = GET_RTX_LENGTH (code) - 1; i >= 0; i--)
1034 : 3216 : if (fmt[i] == 'e')
1035 : 2292 : setup_ref_regs (XEXP (x, i));
1036 : 924 : else if (fmt[i] == 'E')
1037 : : {
1038 : 120 : for (j = 0; j < XVECLEN (x, i); j++)
1039 : 72 : setup_ref_regs (XVECEXP (x, i, j));
1040 : : }
1041 : : }
1042 : :
1043 : : /* Initiate current register pressure related info at the start of
1044 : : basic block BB. */
1045 : : static void
1046 : 757 : initiate_bb_reg_pressure_info (basic_block bb)
1047 : : {
1048 : 757 : unsigned int i ATTRIBUTE_UNUSED;
1049 : 757 : rtx_insn *insn;
1050 : :
1051 : 757 : if (current_nr_blocks > 1)
1052 : 1268 : FOR_BB_INSNS (bb, insn)
1053 : 1208 : if (NONDEBUG_INSN_P (insn))
1054 : 624 : setup_ref_regs (PATTERN (insn));
1055 : 757 : initiate_reg_pressure_info (df_get_live_in (bb));
1056 : 757 : if (bb_has_eh_pred (bb))
1057 : 0 : for (i = 0; ; ++i)
1058 : : {
1059 : 0 : unsigned int regno = EH_RETURN_DATA_REGNO (i);
1060 : :
1061 : 0 : if (regno == INVALID_REGNUM)
1062 : : break;
1063 : 0 : if (! bitmap_bit_p (df_get_live_in (bb), regno))
1064 : 0 : mark_regno_birth_or_death (curr_reg_live, curr_reg_pressure,
1065 : : regno, true);
1066 : 0 : }
1067 : 757 : }
1068 : :
1069 : : /* Save current register pressure related info. */
1070 : : static void
1071 : 3144 : save_reg_pressure (void)
1072 : : {
1073 : 3144 : int i;
1074 : :
1075 : 15909 : for (i = 0; i < ira_pressure_classes_num; i++)
1076 : 12765 : saved_reg_pressure[ira_pressure_classes[i]]
1077 : 12765 : = curr_reg_pressure[ira_pressure_classes[i]];
1078 : 3144 : bitmap_copy (saved_reg_live, curr_reg_live);
1079 : 3144 : }
1080 : :
1081 : : /* Restore saved register pressure related info. */
1082 : : static void
1083 : 3144 : restore_reg_pressure (void)
1084 : : {
1085 : 3144 : int i;
1086 : :
1087 : 15909 : for (i = 0; i < ira_pressure_classes_num; i++)
1088 : 12765 : curr_reg_pressure[ira_pressure_classes[i]]
1089 : 12765 : = saved_reg_pressure[ira_pressure_classes[i]];
1090 : 3144 : bitmap_copy (curr_reg_live, saved_reg_live);
1091 : 3144 : }
1092 : :
1093 : : /* Return TRUE if the register is dying after its USE. */
1094 : : static bool
1095 : 40642 : dying_use_p (struct reg_use_data *use)
1096 : : {
1097 : 40642 : struct reg_use_data *next;
1098 : :
1099 : 48547 : for (next = use->next_regno_use; next != use; next = next->next_regno_use)
1100 : 18572 : if (NONDEBUG_INSN_P (next->insn)
1101 : 18572 : && QUEUE_INDEX (next->insn) != QUEUE_SCHEDULED)
1102 : : return false;
1103 : : return true;
1104 : : }
1105 : :
1106 : : /* Print info about the current register pressure and its excess for
1107 : : each pressure class. */
1108 : : static void
1109 : 0 : print_curr_reg_pressure (void)
1110 : : {
1111 : 0 : int i;
1112 : 0 : enum reg_class cl;
1113 : :
1114 : 0 : fprintf (sched_dump, ";;\t");
1115 : 0 : for (i = 0; i < ira_pressure_classes_num; i++)
1116 : : {
1117 : 0 : cl = ira_pressure_classes[i];
1118 : 0 : gcc_assert (curr_reg_pressure[cl] >= 0);
1119 : 0 : fprintf (sched_dump, " %s:%d(%d)", reg_class_names[cl],
1120 : : curr_reg_pressure[cl],
1121 : 0 : curr_reg_pressure[cl] - sched_class_regs_num[cl]);
1122 : : }
1123 : 0 : fprintf (sched_dump, "\n");
1124 : 0 : }
1125 : :
1126 : : /* Determine if INSN has a condition that is clobbered if a register
1127 : : in SET_REGS is modified. */
1128 : : static bool
1129 : 0 : cond_clobbered_p (rtx_insn *insn, HARD_REG_SET set_regs)
1130 : : {
1131 : 0 : rtx pat = PATTERN (insn);
1132 : 0 : gcc_assert (GET_CODE (pat) == COND_EXEC);
1133 : 0 : if (TEST_HARD_REG_BIT (set_regs, REGNO (XEXP (COND_EXEC_TEST (pat), 0))))
1134 : : {
1135 : 0 : sd_iterator_def sd_it;
1136 : 0 : dep_t dep;
1137 : 0 : haifa_change_pattern (insn, ORIG_PAT (insn));
1138 : 0 : FOR_EACH_DEP (insn, SD_LIST_BACK, sd_it, dep)
1139 : 0 : DEP_STATUS (dep) &= ~DEP_CANCELLED;
1140 : 0 : TODO_SPEC (insn) = HARD_DEP;
1141 : 0 : if (sched_verbose >= 2)
1142 : 0 : fprintf (sched_dump,
1143 : : ";;\t\tdequeue insn %s because of clobbered condition\n",
1144 : 0 : (*current_sched_info->print_insn) (insn, 0));
1145 : 0 : return true;
1146 : : }
1147 : :
1148 : : return false;
1149 : : }
1150 : :
1151 : : /* This function should be called after modifying the pattern of INSN,
1152 : : to update scheduler data structures as needed. */
1153 : : static void
1154 : 638685 : update_insn_after_change (rtx_insn *insn)
1155 : : {
1156 : 638685 : sd_iterator_def sd_it;
1157 : 638685 : dep_t dep;
1158 : :
1159 : 638685 : dfa_clear_single_insn_cache (insn);
1160 : :
1161 : 638685 : sd_it = sd_iterator_start (insn,
1162 : : SD_LIST_FORW | SD_LIST_BACK | SD_LIST_RES_BACK);
1163 : 7345393 : while (sd_iterator_cond (&sd_it, &dep))
1164 : : {
1165 : 6706708 : DEP_COST (dep) = UNKNOWN_DEP_COST;
1166 : 6706708 : sd_iterator_next (&sd_it);
1167 : : }
1168 : :
1169 : : /* Invalidate INSN_COST, so it'll be recalculated. */
1170 : 638685 : INSN_COST (insn) = -1;
1171 : : /* Invalidate INSN_TICK, so it'll be recalculated. */
1172 : 638685 : INSN_TICK (insn) = INVALID_TICK;
1173 : :
1174 : : /* Invalidate autoprefetch data entry. */
1175 : 638685 : INSN_AUTOPREF_MULTIPASS_DATA (insn)[0].status
1176 : 638685 : = AUTOPREF_MULTIPASS_DATA_UNINITIALIZED;
1177 : 638685 : INSN_AUTOPREF_MULTIPASS_DATA (insn)[1].status
1178 : 638685 : = AUTOPREF_MULTIPASS_DATA_UNINITIALIZED;
1179 : 638685 : }
1180 : :
1181 : :
1182 : : /* Two VECs, one to hold dependencies for which pattern replacements
1183 : : need to be applied or restored at the start of the next cycle, and
1184 : : another to hold an integer that is either one, to apply the
1185 : : corresponding replacement, or zero to restore it. */
1186 : : static vec<dep_t> next_cycle_replace_deps;
1187 : : static vec<int> next_cycle_apply;
1188 : :
1189 : : static void apply_replacement (dep_t, bool);
1190 : : static void restore_pattern (dep_t, bool);
1191 : :
1192 : : /* Look at the remaining dependencies for insn NEXT, and compute and return
1193 : : the TODO_SPEC value we should use for it. This is called after one of
1194 : : NEXT's dependencies has been resolved.
1195 : : We also perform pattern replacements for predication, and for broken
1196 : : replacement dependencies. The latter is only done if FOR_BACKTRACK is
1197 : : false. */
1198 : :
1199 : : static ds_t
1200 : 284010566 : recompute_todo_spec (rtx_insn *next, bool for_backtrack)
1201 : : {
1202 : 284010566 : ds_t new_ds;
1203 : 284010566 : sd_iterator_def sd_it;
1204 : 284010566 : dep_t dep, modify_dep = NULL;
1205 : 284010566 : int n_spec = 0;
1206 : 284010566 : int n_control = 0;
1207 : 284010566 : int n_replace = 0;
1208 : 284010566 : bool first_p = true;
1209 : :
1210 : 284010566 : if (sd_lists_empty_p (next, SD_LIST_BACK))
1211 : : /* NEXT has all its dependencies resolved. */
1212 : : return 0;
1213 : :
1214 : 188254609 : if (!sd_lists_empty_p (next, SD_LIST_HARD_BACK))
1215 : : return HARD_DEP;
1216 : :
1217 : : /* If NEXT is intended to sit adjacent to this instruction, we don't
1218 : : want to try to break any dependencies. Treat it as a HARD_DEP. */
1219 : 374336 : if (SCHED_GROUP_P (next))
1220 : : return HARD_DEP;
1221 : :
1222 : : /* Now we've got NEXT with speculative deps only.
1223 : : 1. Look at the deps to see what we have to do.
1224 : : 2. Check if we can do 'todo'. */
1225 : 374336 : new_ds = 0;
1226 : :
1227 : 1261782 : FOR_EACH_DEP (next, SD_LIST_BACK, sd_it, dep)
1228 : : {
1229 : 887446 : rtx_insn *pro = DEP_PRO (dep);
1230 : 887446 : ds_t ds = DEP_STATUS (dep) & SPECULATIVE;
1231 : :
1232 : 887446 : if (DEBUG_INSN_P (pro) && !DEBUG_INSN_P (next))
1233 : 100819 : continue;
1234 : :
1235 : 786627 : if (ds)
1236 : : {
1237 : 0 : n_spec++;
1238 : 0 : if (first_p)
1239 : : {
1240 : : first_p = false;
1241 : :
1242 : : new_ds = ds;
1243 : : }
1244 : : else
1245 : 0 : new_ds = ds_merge (new_ds, ds);
1246 : : }
1247 : 786627 : else if (DEP_TYPE (dep) == REG_DEP_CONTROL)
1248 : : {
1249 : 0 : if (QUEUE_INDEX (pro) != QUEUE_SCHEDULED)
1250 : : {
1251 : 0 : n_control++;
1252 : 0 : modify_dep = dep;
1253 : : }
1254 : 0 : DEP_STATUS (dep) &= ~DEP_CANCELLED;
1255 : : }
1256 : 786627 : else if (DEP_REPLACE (dep) != NULL)
1257 : : {
1258 : 786627 : if (QUEUE_INDEX (pro) != QUEUE_SCHEDULED)
1259 : : {
1260 : 786627 : n_replace++;
1261 : 786627 : modify_dep = dep;
1262 : : }
1263 : 786627 : DEP_STATUS (dep) &= ~DEP_CANCELLED;
1264 : : }
1265 : : }
1266 : :
1267 : 374336 : if (n_replace > 0 && n_control == 0 && n_spec == 0)
1268 : : {
1269 : 374336 : if (!dbg_cnt (sched_breakdep))
1270 : : return HARD_DEP;
1271 : 1261782 : FOR_EACH_DEP (next, SD_LIST_BACK, sd_it, dep)
1272 : : {
1273 : 887446 : struct dep_replacement *desc = DEP_REPLACE (dep);
1274 : 887446 : if (desc != NULL)
1275 : : {
1276 : 786627 : if (desc->insn == next && !for_backtrack)
1277 : : {
1278 : 92762 : gcc_assert (n_replace == 1);
1279 : 92762 : apply_replacement (dep, true);
1280 : : }
1281 : 786627 : DEP_STATUS (dep) |= DEP_CANCELLED;
1282 : : }
1283 : : }
1284 : : return 0;
1285 : : }
1286 : :
1287 : 0 : else if (n_control == 1 && n_replace == 0 && n_spec == 0)
1288 : : {
1289 : 0 : rtx_insn *pro, *other;
1290 : 0 : rtx new_pat;
1291 : 0 : rtx cond = NULL_RTX;
1292 : 0 : bool success;
1293 : 0 : rtx_insn *prev = NULL;
1294 : 0 : int i;
1295 : 0 : unsigned regno;
1296 : :
1297 : 0 : if ((current_sched_info->flags & DO_PREDICATION) == 0
1298 : 0 : || (ORIG_PAT (next) != NULL_RTX
1299 : 0 : && PREDICATED_PAT (next) == NULL_RTX))
1300 : : return HARD_DEP;
1301 : :
1302 : 0 : pro = DEP_PRO (modify_dep);
1303 : 0 : other = real_insn_for_shadow (pro);
1304 : 0 : if (other != NULL_RTX)
1305 : 0 : pro = other;
1306 : :
1307 : 0 : cond = sched_get_reverse_condition_uncached (pro);
1308 : 0 : regno = REGNO (XEXP (cond, 0));
1309 : :
1310 : : /* Find the last scheduled insn that modifies the condition register.
1311 : : We can stop looking once we find the insn we depend on through the
1312 : : REG_DEP_CONTROL; if the condition register isn't modified after it,
1313 : : we know that it still has the right value. */
1314 : 0 : if (QUEUE_INDEX (pro) == QUEUE_SCHEDULED)
1315 : 0 : FOR_EACH_VEC_ELT_REVERSE (scheduled_insns, i, prev)
1316 : : {
1317 : 0 : HARD_REG_SET t;
1318 : :
1319 : 0 : find_all_hard_reg_sets (prev, &t, true);
1320 : 0 : if (TEST_HARD_REG_BIT (t, regno))
1321 : 0 : return HARD_DEP;
1322 : 0 : if (prev == pro)
1323 : : break;
1324 : : }
1325 : 0 : if (ORIG_PAT (next) == NULL_RTX)
1326 : : {
1327 : 0 : ORIG_PAT (next) = PATTERN (next);
1328 : :
1329 : 0 : new_pat = gen_rtx_COND_EXEC (VOIDmode, cond, PATTERN (next));
1330 : 0 : success = haifa_change_pattern (next, new_pat);
1331 : 0 : if (!success)
1332 : : return HARD_DEP;
1333 : 0 : PREDICATED_PAT (next) = new_pat;
1334 : : }
1335 : 0 : else if (PATTERN (next) != PREDICATED_PAT (next))
1336 : : {
1337 : 0 : bool success = haifa_change_pattern (next,
1338 : 0 : PREDICATED_PAT (next));
1339 : 0 : gcc_assert (success);
1340 : : }
1341 : 0 : DEP_STATUS (modify_dep) |= DEP_CANCELLED;
1342 : 0 : return DEP_CONTROL;
1343 : : }
1344 : :
1345 : 0 : if (PREDICATED_PAT (next) != NULL_RTX)
1346 : : {
1347 : 0 : int tick = INSN_TICK (next);
1348 : 0 : bool success = haifa_change_pattern (next,
1349 : 0 : ORIG_PAT (next));
1350 : 0 : INSN_TICK (next) = tick;
1351 : 0 : gcc_assert (success);
1352 : : }
1353 : :
1354 : : /* We can't handle the case where there are both speculative and control
1355 : : dependencies, so we return HARD_DEP in such a case. Also fail if
1356 : : we have speculative dependencies with not enough points, or more than
1357 : : one control dependency. */
1358 : 0 : if ((n_spec > 0 && (n_control > 0 || n_replace > 0))
1359 : 0 : || (n_spec > 0
1360 : : /* Too few points? */
1361 : 0 : && ds_weak (new_ds) < spec_info->data_weakness_cutoff)
1362 : 0 : || n_control > 0
1363 : 0 : || n_replace > 0)
1364 : 0 : return HARD_DEP;
1365 : :
1366 : : return new_ds;
1367 : : }
1368 : :
1369 : : /* Pointer to the last instruction scheduled. */
1370 : : static rtx_insn *last_scheduled_insn;
1371 : :
1372 : : /* Pointer to the last nondebug instruction scheduled within the
1373 : : block, or the prev_head of the scheduling block. Used by
1374 : : rank_for_schedule, so that insns independent of the last scheduled
1375 : : insn will be preferred over dependent instructions. */
1376 : : static rtx_insn *last_nondebug_scheduled_insn;
1377 : :
1378 : : /* Pointer that iterates through the list of unscheduled insns if we
1379 : : have a dbg_cnt enabled. It always points at an insn prior to the
1380 : : first unscheduled one. */
1381 : : static rtx_insn *nonscheduled_insns_begin;
1382 : :
1383 : : /* Compute cost of executing INSN.
1384 : : This is the number of cycles between instruction issue and
1385 : : instruction results. */
1386 : : int
1387 : 196889830 : insn_sched_cost (rtx_insn *insn)
1388 : : {
1389 : 196889830 : int cost;
1390 : :
1391 : 196889830 : if (sched_fusion)
1392 : : return 0;
1393 : :
1394 : 196889830 : if (sel_sched_p ())
1395 : : {
1396 : 36694 : if (recog_memoized (insn) < 0)
1397 : : return 0;
1398 : :
1399 : 36106 : cost = insn_default_latency (insn);
1400 : 36106 : if (cost < 0)
1401 : : cost = 0;
1402 : :
1403 : 36106 : return cost;
1404 : : }
1405 : :
1406 : 196853136 : cost = INSN_COST (insn);
1407 : :
1408 : 196853136 : if (cost < 0)
1409 : : {
1410 : : /* A USE insn, or something else we don't need to
1411 : : understand. We can't pass these directly to
1412 : : result_ready_cost or insn_default_latency because it will
1413 : : trigger a fatal error for unrecognizable insns. */
1414 : 96684827 : if (recog_memoized (insn) < 0)
1415 : : {
1416 : 40494522 : INSN_COST (insn) = 0;
1417 : 40494522 : return 0;
1418 : : }
1419 : : else
1420 : : {
1421 : 56190305 : cost = insn_default_latency (insn);
1422 : 56190305 : if (cost < 0)
1423 : : cost = 0;
1424 : :
1425 : 56190305 : INSN_COST (insn) = cost;
1426 : : }
1427 : : }
1428 : :
1429 : : return cost;
1430 : : }
1431 : :
1432 : : /* Compute cost of dependence LINK.
1433 : : This is the number of cycles between instruction issue and
1434 : : instruction results.
1435 : : ??? We also use this function to call recog_memoized on all insns. */
1436 : : int
1437 : 317330838 : dep_cost_1 (dep_t link, dw_t dw)
1438 : : {
1439 : 317330838 : rtx_insn *insn = DEP_PRO (link);
1440 : 317330838 : rtx_insn *used = DEP_CON (link);
1441 : 317330838 : int cost;
1442 : :
1443 : 317330838 : if (DEP_COST (link) != UNKNOWN_DEP_COST)
1444 : 169122907 : return DEP_COST (link);
1445 : :
1446 : 148207931 : if (delay_htab)
1447 : : {
1448 : 0 : struct delay_pair *delay_entry;
1449 : 0 : delay_entry
1450 : 0 : = delay_htab_i2->find_with_hash (used, htab_hash_pointer (used));
1451 : 0 : if (delay_entry)
1452 : : {
1453 : 0 : if (delay_entry->i1 == insn)
1454 : : {
1455 : 0 : DEP_COST (link) = pair_delay (delay_entry);
1456 : 0 : return DEP_COST (link);
1457 : : }
1458 : : }
1459 : : }
1460 : :
1461 : : /* A USE insn should never require the value used to be computed.
1462 : : This allows the computation of a function's result and parameter
1463 : : values to overlap the return and call. We don't care about the
1464 : : dependence cost when only decreasing register pressure. */
1465 : 148207931 : if (recog_memoized (used) < 0)
1466 : : {
1467 : 1396094 : cost = 0;
1468 : 1396094 : recog_memoized (insn);
1469 : : }
1470 : : else
1471 : : {
1472 : 146811837 : enum reg_note dep_type = DEP_TYPE (link);
1473 : :
1474 : 146811837 : cost = insn_sched_cost (insn);
1475 : :
1476 : 146811837 : if (INSN_CODE (insn) >= 0)
1477 : : {
1478 : 142271803 : if (dep_type == REG_DEP_ANTI)
1479 : : cost = 0;
1480 : 74770745 : else if (dep_type == REG_DEP_OUTPUT)
1481 : : {
1482 : 23058817 : cost = (insn_default_latency (insn)
1483 : 23058817 : - insn_default_latency (used));
1484 : 23058817 : if (cost <= 0)
1485 : : cost = 1;
1486 : : }
1487 : 51711928 : else if (bypass_p (insn))
1488 : 2670 : cost = insn_latency (insn, used);
1489 : : }
1490 : :
1491 : :
1492 : 146811837 : if (targetm.sched.adjust_cost)
1493 : 146811837 : cost = targetm.sched.adjust_cost (used, (int) dep_type, insn, cost,
1494 : : dw);
1495 : :
1496 : 146811837 : if (cost < 0)
1497 : 1396094 : cost = 0;
1498 : : }
1499 : :
1500 : 148207931 : DEP_COST (link) = cost;
1501 : 148207931 : return cost;
1502 : : }
1503 : :
1504 : : /* Compute cost of dependence LINK.
1505 : : This is the number of cycles between instruction issue and
1506 : : instruction results. */
1507 : : int
1508 : 317301539 : dep_cost (dep_t link)
1509 : : {
1510 : 317301539 : return dep_cost_1 (link, 0);
1511 : : }
1512 : :
1513 : : /* Use this sel-sched.cc friendly function in reorder2 instead of increasing
1514 : : INSN_PRIORITY explicitly. */
1515 : : void
1516 : 0 : increase_insn_priority (rtx_insn *insn, int amount)
1517 : : {
1518 : 0 : if (!sel_sched_p ())
1519 : : {
1520 : : /* We're dealing with haifa-sched.cc INSN_PRIORITY. */
1521 : 0 : if (INSN_PRIORITY_KNOWN (insn))
1522 : 0 : INSN_PRIORITY (insn) += amount;
1523 : : }
1524 : : else
1525 : : {
1526 : : /* In sel-sched.cc INSN_PRIORITY is not kept up to date.
1527 : : Use EXPR_PRIORITY instead. */
1528 : 0 : sel_add_to_insn_priority (insn, amount);
1529 : : }
1530 : 0 : }
1531 : :
1532 : : /* Return 'true' if DEP should be included in priority calculations. */
1533 : : static bool
1534 : 149864600 : contributes_to_priority_p (dep_t dep)
1535 : : {
1536 : 149864600 : if (DEBUG_INSN_P (DEP_CON (dep))
1537 : 138883849 : || DEBUG_INSN_P (DEP_PRO (dep)))
1538 : : return false;
1539 : :
1540 : : /* Critical path is meaningful in block boundaries only. */
1541 : 138883849 : if (!current_sched_info->contributes_to_priority (DEP_CON (dep),
1542 : : DEP_PRO (dep)))
1543 : : return false;
1544 : :
1545 : 138879844 : if (DEP_REPLACE (dep) != NULL)
1546 : : return false;
1547 : :
1548 : : /* If flag COUNT_SPEC_IN_CRITICAL_PATH is set,
1549 : : then speculative instructions will less likely be
1550 : : scheduled. That is because the priority of
1551 : : their producers will increase, and, thus, the
1552 : : producers will more likely be scheduled, thus,
1553 : : resolving the dependence. */
1554 : 138252167 : if (sched_deps_info->generate_spec_deps
1555 : 0 : && !(spec_info->flags & COUNT_SPEC_IN_CRITICAL_PATH)
1556 : 0 : && (DEP_STATUS (dep) & SPECULATIVE))
1557 : : return false;
1558 : :
1559 : : return true;
1560 : : }
1561 : :
1562 : : /* Compute the number of nondebug deps in list LIST for INSN. */
1563 : : int
1564 : 586008998 : dep_list_size (rtx_insn *insn, sd_list_types_def list)
1565 : : {
1566 : 586008998 : sd_iterator_def sd_it;
1567 : 586008998 : dep_t dep;
1568 : 586008998 : int dbgcount = 0, nodbgcount = 0;
1569 : :
1570 : 586008998 : if (!MAY_HAVE_DEBUG_INSNS)
1571 : 257630410 : return sd_lists_size (insn, list);
1572 : :
1573 : : /* TODO: We should split normal and debug insns into separate SD_LIST_*
1574 : : sub-lists, and then we'll be able to use something like
1575 : : sd_lists_size(insn, list & SD_LIST_NON_DEBUG)
1576 : : instead of walking dependencies below. */
1577 : :
1578 : 1193380222 : FOR_EACH_DEP (insn, list, sd_it, dep)
1579 : : {
1580 : 865001634 : if (DEBUG_INSN_P (DEP_CON (dep)))
1581 : 77995946 : dbgcount++;
1582 : 787005688 : else if (!DEBUG_INSN_P (DEP_PRO (dep)))
1583 : 780530291 : nodbgcount++;
1584 : : }
1585 : :
1586 : 328378588 : gcc_assert (dbgcount + nodbgcount == sd_lists_size (insn, list));
1587 : :
1588 : : return nodbgcount;
1589 : : }
1590 : :
1591 : : bool sched_fusion;
1592 : :
1593 : : /* Compute the priority number for INSN. */
1594 : : static int
1595 : 234960876 : priority (rtx_insn *insn, bool force_recompute)
1596 : : {
1597 : 234960876 : if (! INSN_P (insn))
1598 : : return 0;
1599 : :
1600 : : /* We should not be interested in priority of an already scheduled insn. */
1601 : 234960876 : gcc_assert (QUEUE_INDEX (insn) != QUEUE_SCHEDULED);
1602 : :
1603 : 234960876 : if (force_recompute || !INSN_PRIORITY_KNOWN (insn))
1604 : : {
1605 : 96708591 : int this_priority = -1;
1606 : :
1607 : 96708591 : if (sched_fusion)
1608 : : {
1609 : 0 : int this_fusion_priority;
1610 : :
1611 : 0 : targetm.sched.fusion_priority (insn, FUSION_MAX_PRIORITY,
1612 : : &this_fusion_priority, &this_priority);
1613 : 0 : INSN_FUSION_PRIORITY (insn) = this_fusion_priority;
1614 : : }
1615 : 96708591 : else if (dep_list_size (insn, SD_LIST_FORW) == 0)
1616 : : /* ??? We should set INSN_PRIORITY to insn_sched_cost when and insn
1617 : : has some forward deps but all of them are ignored by
1618 : : contributes_to_priority hook. At the moment we set priority of
1619 : : such insn to 0. */
1620 : 50067421 : this_priority = insn_sched_cost (insn);
1621 : : else
1622 : : {
1623 : 46641170 : rtx_insn *prev_first, *twin;
1624 : 46641170 : basic_block rec;
1625 : :
1626 : : /* For recovery check instructions we calculate priority slightly
1627 : : different than that of normal instructions. Instead of walking
1628 : : through INSN_FORW_DEPS (check) list, we walk through
1629 : : INSN_FORW_DEPS list of each instruction in the corresponding
1630 : : recovery block. */
1631 : :
1632 : : /* Selective scheduling does not define RECOVERY_BLOCK macro. */
1633 : 46641170 : rec = sel_sched_p () ? NULL : RECOVERY_BLOCK (insn);
1634 : 46637843 : if (!rec || rec == EXIT_BLOCK_PTR_FOR_FN (cfun))
1635 : : {
1636 : 46641170 : prev_first = PREV_INSN (insn);
1637 : 46641170 : twin = insn;
1638 : : }
1639 : : else
1640 : : {
1641 : 0 : prev_first = NEXT_INSN (BB_HEAD (rec));
1642 : 0 : twin = PREV_INSN (BB_END (rec));
1643 : : }
1644 : :
1645 : 46641170 : do
1646 : : {
1647 : 46641170 : sd_iterator_def sd_it;
1648 : 46641170 : dep_t dep;
1649 : :
1650 : 196505770 : FOR_EACH_DEP (twin, SD_LIST_FORW, sd_it, dep)
1651 : : {
1652 : 149864600 : rtx_insn *next;
1653 : 149864600 : int next_priority;
1654 : :
1655 : 149864600 : next = DEP_CON (dep);
1656 : :
1657 : 149864600 : if (BLOCK_FOR_INSN (next) != rec)
1658 : : {
1659 : 149864600 : int cost;
1660 : :
1661 : 149864600 : if (!contributes_to_priority_p (dep))
1662 : 11612433 : continue;
1663 : :
1664 : 138252167 : if (twin == insn)
1665 : 138252167 : cost = dep_cost (dep);
1666 : : else
1667 : : {
1668 : 0 : struct _dep _dep1, *dep1 = &_dep1;
1669 : :
1670 : 0 : init_dep (dep1, insn, next, REG_DEP_ANTI);
1671 : :
1672 : 0 : cost = dep_cost (dep1);
1673 : : }
1674 : :
1675 : 138252167 : next_priority = cost + priority (next);
1676 : :
1677 : 138252167 : if (next_priority > this_priority)
1678 : 98061601 : this_priority = next_priority;
1679 : : }
1680 : : }
1681 : :
1682 : 46641170 : twin = PREV_INSN (twin);
1683 : : }
1684 : 46641170 : while (twin != prev_first);
1685 : : }
1686 : :
1687 : 96708591 : if (this_priority < 0)
1688 : : {
1689 : 10572 : gcc_assert (this_priority == -1);
1690 : :
1691 : 10572 : this_priority = insn_sched_cost (insn);
1692 : : }
1693 : :
1694 : 96708591 : INSN_PRIORITY (insn) = this_priority;
1695 : 96708591 : INSN_PRIORITY_STATUS (insn) = 1;
1696 : : }
1697 : :
1698 : 234960876 : return INSN_PRIORITY (insn);
1699 : : }
1700 : :
1701 : : /* Macros and functions for keeping the priority queue sorted, and
1702 : : dealing with queuing and dequeuing of instructions. */
1703 : :
1704 : : /* For each pressure class CL, set DEATH[CL] to the number of registers
1705 : : in that class that die in INSN. */
1706 : :
1707 : : static void
1708 : 24757 : calculate_reg_deaths (rtx_insn *insn, int *death)
1709 : : {
1710 : 24757 : int i;
1711 : 24757 : struct reg_use_data *use;
1712 : :
1713 : 134339 : for (i = 0; i < ira_pressure_classes_num; i++)
1714 : 109582 : death[ira_pressure_classes[i]] = 0;
1715 : 42781 : for (use = INSN_REG_USE_LIST (insn); use != NULL; use = use->next_insn_use)
1716 : 18024 : if (dying_use_p (use))
1717 : 10566 : mark_regno_birth_or_death (0, death, use->regno, true);
1718 : 24757 : }
1719 : :
1720 : : /* Setup info about the current register pressure impact of scheduling
1721 : : INSN at the current scheduling point. */
1722 : : static void
1723 : 24757 : setup_insn_reg_pressure_info (rtx_insn *insn)
1724 : : {
1725 : 24757 : int i, change, before, after, hard_regno;
1726 : 24757 : int excess_cost_change;
1727 : 24757 : machine_mode mode;
1728 : 24757 : enum reg_class cl;
1729 : 24757 : struct reg_pressure_data *pressure_info;
1730 : 24757 : int *max_reg_pressure;
1731 : 24757 : static int death[N_REG_CLASSES];
1732 : :
1733 : 24757 : gcc_checking_assert (!DEBUG_INSN_P (insn));
1734 : :
1735 : 24757 : excess_cost_change = 0;
1736 : 24757 : calculate_reg_deaths (insn, death);
1737 : 24757 : pressure_info = INSN_REG_PRESSURE (insn);
1738 : 24757 : max_reg_pressure = INSN_MAX_REG_PRESSURE (insn);
1739 : 24757 : gcc_assert (pressure_info != NULL && max_reg_pressure != NULL);
1740 : 134339 : for (i = 0; i < ira_pressure_classes_num; i++)
1741 : : {
1742 : 109582 : cl = ira_pressure_classes[i];
1743 : 109582 : gcc_assert (curr_reg_pressure[cl] >= 0);
1744 : 109582 : change = (int) pressure_info[i].set_increase - death[cl];
1745 : 109582 : before = MAX (0, max_reg_pressure[i] - sched_class_regs_num[cl]);
1746 : 109582 : after = MAX (0, max_reg_pressure[i] + change
1747 : : - sched_class_regs_num[cl]);
1748 : 109582 : hard_regno = ira_class_hard_regs[cl][0];
1749 : 109582 : gcc_assert (hard_regno >= 0);
1750 : 109582 : mode = reg_raw_mode[hard_regno];
1751 : 109582 : excess_cost_change += ((after - before)
1752 : 109582 : * (ira_memory_move_cost[mode][cl][0]
1753 : 109582 : + ira_memory_move_cost[mode][cl][1]));
1754 : : }
1755 : 24757 : INSN_REG_PRESSURE_EXCESS_COST_CHANGE (insn) = excess_cost_change;
1756 : 24757 : }
1757 : :
1758 : : /* This is the first page of code related to SCHED_PRESSURE_MODEL.
1759 : : It tries to make the scheduler take register pressure into account
1760 : : without introducing too many unnecessary stalls. It hooks into the
1761 : : main scheduling algorithm at several points:
1762 : :
1763 : : - Before scheduling starts, model_start_schedule constructs a
1764 : : "model schedule" for the current block. This model schedule is
1765 : : chosen solely to keep register pressure down. It does not take the
1766 : : target's pipeline or the original instruction order into account,
1767 : : except as a tie-breaker. It also doesn't work to a particular
1768 : : pressure limit.
1769 : :
1770 : : This model schedule gives us an idea of what pressure can be
1771 : : achieved for the block and gives us an example of a schedule that
1772 : : keeps to that pressure. It also makes the final schedule less
1773 : : dependent on the original instruction order. This is important
1774 : : because the original order can either be "wide" (many values live
1775 : : at once, such as in user-scheduled code) or "narrow" (few values
1776 : : live at once, such as after loop unrolling, where several
1777 : : iterations are executed sequentially).
1778 : :
1779 : : We do not apply this model schedule to the rtx stream. We simply
1780 : : record it in model_schedule. We also compute the maximum pressure,
1781 : : MP, that was seen during this schedule.
1782 : :
1783 : : - Instructions are added to the ready queue even if they require
1784 : : a stall. The length of the stall is instead computed as:
1785 : :
1786 : : MAX (INSN_TICK (INSN) - clock_var, 0)
1787 : :
1788 : : (= insn_delay). This allows rank_for_schedule to choose between
1789 : : introducing a deliberate stall or increasing pressure.
1790 : :
1791 : : - Before sorting the ready queue, model_set_excess_costs assigns
1792 : : a pressure-based cost to each ready instruction in the queue.
1793 : : This is the instruction's INSN_REG_PRESSURE_EXCESS_COST_CHANGE
1794 : : (ECC for short) and is effectively measured in cycles.
1795 : :
1796 : : - rank_for_schedule ranks instructions based on:
1797 : :
1798 : : ECC (insn) + insn_delay (insn)
1799 : :
1800 : : then as:
1801 : :
1802 : : insn_delay (insn)
1803 : :
1804 : : So, for example, an instruction X1 with an ECC of 1 that can issue
1805 : : now will win over an instruction X0 with an ECC of zero that would
1806 : : introduce a stall of one cycle. However, an instruction X2 with an
1807 : : ECC of 2 that can issue now will lose to both X0 and X1.
1808 : :
1809 : : - When an instruction is scheduled, model_recompute updates the model
1810 : : schedule with the new pressures (some of which might now exceed the
1811 : : original maximum pressure MP). model_update_limit_points then searches
1812 : : for the new point of maximum pressure, if not already known. */
1813 : :
1814 : : /* Used to separate high-verbosity debug information for SCHED_PRESSURE_MODEL
1815 : : from surrounding debug information. */
1816 : : #define MODEL_BAR \
1817 : : ";;\t\t+------------------------------------------------------\n"
1818 : :
1819 : : /* Information about the pressure on a particular register class at a
1820 : : particular point of the model schedule. */
1821 : : struct model_pressure_data {
1822 : : /* The pressure at this point of the model schedule, or -1 if the
1823 : : point is associated with an instruction that has already been
1824 : : scheduled. */
1825 : : int ref_pressure;
1826 : :
1827 : : /* The maximum pressure during or after this point of the model schedule. */
1828 : : int max_pressure;
1829 : : };
1830 : :
1831 : : /* Per-instruction information that is used while building the model
1832 : : schedule. Here, "schedule" refers to the model schedule rather
1833 : : than the main schedule. */
1834 : : struct model_insn_info {
1835 : : /* The instruction itself. */
1836 : : rtx_insn *insn;
1837 : :
1838 : : /* If this instruction is in model_worklist, these fields link to the
1839 : : previous (higher-priority) and next (lower-priority) instructions
1840 : : in the list. */
1841 : : struct model_insn_info *prev;
1842 : : struct model_insn_info *next;
1843 : :
1844 : : /* While constructing the schedule, QUEUE_INDEX describes whether an
1845 : : instruction has already been added to the schedule (QUEUE_SCHEDULED),
1846 : : is in model_worklist (QUEUE_READY), or neither (QUEUE_NOWHERE).
1847 : : old_queue records the value that QUEUE_INDEX had before scheduling
1848 : : started, so that we can restore it once the schedule is complete. */
1849 : : int old_queue;
1850 : :
1851 : : /* The relative importance of an unscheduled instruction. Higher
1852 : : values indicate greater importance. */
1853 : : unsigned int model_priority;
1854 : :
1855 : : /* The length of the longest path of satisfied true dependencies
1856 : : that leads to this instruction. */
1857 : : unsigned int depth;
1858 : :
1859 : : /* The length of the longest path of dependencies of any kind
1860 : : that leads from this instruction. */
1861 : : unsigned int alap;
1862 : :
1863 : : /* The number of predecessor nodes that must still be scheduled. */
1864 : : int unscheduled_preds;
1865 : : };
1866 : :
1867 : : /* Information about the pressure limit for a particular register class.
1868 : : This structure is used when applying a model schedule to the main
1869 : : schedule. */
1870 : : struct model_pressure_limit {
1871 : : /* The maximum register pressure seen in the original model schedule. */
1872 : : int orig_pressure;
1873 : :
1874 : : /* The maximum register pressure seen in the current model schedule
1875 : : (which excludes instructions that have already been scheduled). */
1876 : : int pressure;
1877 : :
1878 : : /* The point of the current model schedule at which PRESSURE is first
1879 : : reached. It is set to -1 if the value needs to be recomputed. */
1880 : : int point;
1881 : : };
1882 : :
1883 : : /* Describes a particular way of measuring register pressure. */
1884 : : struct model_pressure_group {
1885 : : /* Index PCI describes the maximum pressure on ira_pressure_classes[PCI]. */
1886 : : struct model_pressure_limit limits[N_REG_CLASSES];
1887 : :
1888 : : /* Index (POINT * ira_num_pressure_classes + PCI) describes the pressure
1889 : : on register class ira_pressure_classes[PCI] at point POINT of the
1890 : : current model schedule. A POINT of model_num_insns describes the
1891 : : pressure at the end of the schedule. */
1892 : : struct model_pressure_data *model;
1893 : : };
1894 : :
1895 : : /* Index POINT gives the instruction at point POINT of the model schedule.
1896 : : This array doesn't change during main scheduling. */
1897 : : static vec<rtx_insn *> model_schedule;
1898 : :
1899 : : /* The list of instructions in the model worklist, sorted in order of
1900 : : decreasing priority. */
1901 : : static struct model_insn_info *model_worklist;
1902 : :
1903 : : /* Index I describes the instruction with INSN_LUID I. */
1904 : : static struct model_insn_info *model_insns;
1905 : :
1906 : : /* The number of instructions in the model schedule. */
1907 : : static int model_num_insns;
1908 : :
1909 : : /* The index of the first instruction in model_schedule that hasn't yet been
1910 : : added to the main schedule, or model_num_insns if all of them have. */
1911 : : static int model_curr_point;
1912 : :
1913 : : /* Describes the pressure before each instruction in the model schedule. */
1914 : : static struct model_pressure_group model_before_pressure;
1915 : :
1916 : : /* The first unused model_priority value (as used in model_insn_info). */
1917 : : static unsigned int model_next_priority;
1918 : :
1919 : :
1920 : : /* The model_pressure_data for ira_pressure_classes[PCI] in GROUP
1921 : : at point POINT of the model schedule. */
1922 : : #define MODEL_PRESSURE_DATA(GROUP, POINT, PCI) \
1923 : : (&(GROUP)->model[(POINT) * ira_pressure_classes_num + (PCI)])
1924 : :
1925 : : /* The maximum pressure on ira_pressure_classes[PCI] in GROUP at or
1926 : : after point POINT of the model schedule. */
1927 : : #define MODEL_MAX_PRESSURE(GROUP, POINT, PCI) \
1928 : : (MODEL_PRESSURE_DATA (GROUP, POINT, PCI)->max_pressure)
1929 : :
1930 : : /* The pressure on ira_pressure_classes[PCI] in GROUP at point POINT
1931 : : of the model schedule. */
1932 : : #define MODEL_REF_PRESSURE(GROUP, POINT, PCI) \
1933 : : (MODEL_PRESSURE_DATA (GROUP, POINT, PCI)->ref_pressure)
1934 : :
1935 : : /* Information about INSN that is used when creating the model schedule. */
1936 : : #define MODEL_INSN_INFO(INSN) \
1937 : : (&model_insns[INSN_LUID (INSN)])
1938 : :
1939 : : /* The instruction at point POINT of the model schedule. */
1940 : : #define MODEL_INSN(POINT) \
1941 : : (model_schedule[POINT])
1942 : :
1943 : :
1944 : : /* Return INSN's index in the model schedule, or model_num_insns if it
1945 : : doesn't belong to that schedule. */
1946 : :
1947 : : static int
1948 : 0 : model_index (rtx_insn *insn)
1949 : : {
1950 : 0 : if (INSN_MODEL_INDEX (insn) == 0)
1951 : 0 : return model_num_insns;
1952 : 0 : return INSN_MODEL_INDEX (insn) - 1;
1953 : : }
1954 : :
1955 : : /* Make sure that GROUP->limits is up-to-date for the current point
1956 : : of the model schedule. */
1957 : :
1958 : : static void
1959 : 0 : model_update_limit_points_in_group (struct model_pressure_group *group)
1960 : : {
1961 : 0 : int pci, max_pressure, point;
1962 : :
1963 : 0 : for (pci = 0; pci < ira_pressure_classes_num; pci++)
1964 : : {
1965 : : /* We may have passed the final point at which the pressure in
1966 : : group->limits[pci].pressure was reached. Update the limit if so. */
1967 : 0 : max_pressure = MODEL_MAX_PRESSURE (group, model_curr_point, pci);
1968 : 0 : group->limits[pci].pressure = max_pressure;
1969 : :
1970 : : /* Find the point at which MAX_PRESSURE is first reached. We need
1971 : : to search in three cases:
1972 : :
1973 : : - We've already moved past the previous pressure point.
1974 : : In this case we search forward from model_curr_point.
1975 : :
1976 : : - We scheduled the previous point of maximum pressure ahead of
1977 : : its position in the model schedule, but doing so didn't bring
1978 : : the pressure point earlier. In this case we search forward
1979 : : from that previous pressure point.
1980 : :
1981 : : - Scheduling an instruction early caused the maximum pressure
1982 : : to decrease. In this case we will have set the pressure
1983 : : point to -1, and we search forward from model_curr_point. */
1984 : 0 : point = MAX (group->limits[pci].point, model_curr_point);
1985 : 0 : while (point < model_num_insns
1986 : 0 : && MODEL_REF_PRESSURE (group, point, pci) < max_pressure)
1987 : 0 : point++;
1988 : 0 : group->limits[pci].point = point;
1989 : :
1990 : 0 : gcc_assert (MODEL_REF_PRESSURE (group, point, pci) == max_pressure);
1991 : 0 : gcc_assert (MODEL_MAX_PRESSURE (group, point, pci) == max_pressure);
1992 : : }
1993 : 0 : }
1994 : :
1995 : : /* Make sure that all register-pressure limits are up-to-date for the
1996 : : current position in the model schedule. */
1997 : :
1998 : : static void
1999 : 0 : model_update_limit_points (void)
2000 : : {
2001 : 0 : model_update_limit_points_in_group (&model_before_pressure);
2002 : 0 : }
2003 : :
2004 : : /* Return the model_index of the last unscheduled use in chain USE
2005 : : outside of USE's instruction. Return -1 if there are no other uses,
2006 : : or model_num_insns if the register is live at the end of the block. */
2007 : :
2008 : : static int
2009 : 0 : model_last_use_except (struct reg_use_data *use)
2010 : : {
2011 : 0 : struct reg_use_data *next;
2012 : 0 : int last, index;
2013 : :
2014 : 0 : last = -1;
2015 : 0 : for (next = use->next_regno_use; next != use; next = next->next_regno_use)
2016 : 0 : if (NONDEBUG_INSN_P (next->insn)
2017 : 0 : && QUEUE_INDEX (next->insn) != QUEUE_SCHEDULED)
2018 : : {
2019 : 0 : index = model_index (next->insn);
2020 : 0 : if (index == model_num_insns)
2021 : : return model_num_insns;
2022 : 0 : if (last < index)
2023 : 0 : last = index;
2024 : : }
2025 : : return last;
2026 : : }
2027 : :
2028 : : /* An instruction with model_index POINT has just been scheduled, and it
2029 : : adds DELTA to the pressure on ira_pressure_classes[PCI] after POINT - 1.
2030 : : Update MODEL_REF_PRESSURE (GROUP, POINT, PCI) and
2031 : : MODEL_MAX_PRESSURE (GROUP, POINT, PCI) accordingly. */
2032 : :
2033 : : static void
2034 : 0 : model_start_update_pressure (struct model_pressure_group *group,
2035 : : int point, int pci, int delta)
2036 : : {
2037 : 0 : int next_max_pressure;
2038 : :
2039 : 0 : if (point == model_num_insns)
2040 : : {
2041 : : /* The instruction wasn't part of the model schedule; it was moved
2042 : : from a different block. Update the pressure for the end of
2043 : : the model schedule. */
2044 : 0 : MODEL_REF_PRESSURE (group, point, pci) += delta;
2045 : 0 : MODEL_MAX_PRESSURE (group, point, pci) += delta;
2046 : : }
2047 : : else
2048 : : {
2049 : : /* Record that this instruction has been scheduled. Nothing now
2050 : : changes between POINT and POINT + 1, so get the maximum pressure
2051 : : from the latter. If the maximum pressure decreases, the new
2052 : : pressure point may be before POINT. */
2053 : 0 : MODEL_REF_PRESSURE (group, point, pci) = -1;
2054 : 0 : next_max_pressure = MODEL_MAX_PRESSURE (group, point + 1, pci);
2055 : 0 : if (MODEL_MAX_PRESSURE (group, point, pci) > next_max_pressure)
2056 : : {
2057 : 0 : MODEL_MAX_PRESSURE (group, point, pci) = next_max_pressure;
2058 : 0 : if (group->limits[pci].point == point)
2059 : 0 : group->limits[pci].point = -1;
2060 : : }
2061 : : }
2062 : 0 : }
2063 : :
2064 : : /* Record that scheduling a later instruction has changed the pressure
2065 : : at point POINT of the model schedule by DELTA (which might be 0).
2066 : : Update GROUP accordingly. Return nonzero if these changes might
2067 : : trigger changes to previous points as well. */
2068 : :
2069 : : static int
2070 : 0 : model_update_pressure (struct model_pressure_group *group,
2071 : : int point, int pci, int delta)
2072 : : {
2073 : 0 : int ref_pressure, max_pressure, next_max_pressure;
2074 : :
2075 : : /* If POINT hasn't yet been scheduled, update its pressure. */
2076 : 0 : ref_pressure = MODEL_REF_PRESSURE (group, point, pci);
2077 : 0 : if (ref_pressure >= 0 && delta != 0)
2078 : : {
2079 : 0 : ref_pressure += delta;
2080 : 0 : MODEL_REF_PRESSURE (group, point, pci) = ref_pressure;
2081 : :
2082 : : /* Check whether the maximum pressure in the overall schedule
2083 : : has increased. (This means that the MODEL_MAX_PRESSURE of
2084 : : every point <= POINT will need to increase too; see below.) */
2085 : 0 : if (group->limits[pci].pressure < ref_pressure)
2086 : 0 : group->limits[pci].pressure = ref_pressure;
2087 : :
2088 : : /* If we are at maximum pressure, and the maximum pressure
2089 : : point was previously unknown or later than POINT,
2090 : : bring it forward. */
2091 : 0 : if (group->limits[pci].pressure == ref_pressure
2092 : 0 : && !IN_RANGE (group->limits[pci].point, 0, point))
2093 : 0 : group->limits[pci].point = point;
2094 : :
2095 : : /* If POINT used to be the point of maximum pressure, but isn't
2096 : : any longer, we need to recalculate it using a forward walk. */
2097 : 0 : if (group->limits[pci].pressure > ref_pressure
2098 : 0 : && group->limits[pci].point == point)
2099 : 0 : group->limits[pci].point = -1;
2100 : : }
2101 : :
2102 : : /* Update the maximum pressure at POINT. Changes here might also
2103 : : affect the maximum pressure at POINT - 1. */
2104 : 0 : next_max_pressure = MODEL_MAX_PRESSURE (group, point + 1, pci);
2105 : 0 : max_pressure = MAX (ref_pressure, next_max_pressure);
2106 : 0 : if (MODEL_MAX_PRESSURE (group, point, pci) != max_pressure)
2107 : : {
2108 : 0 : MODEL_MAX_PRESSURE (group, point, pci) = max_pressure;
2109 : 0 : return 1;
2110 : : }
2111 : : return 0;
2112 : : }
2113 : :
2114 : : /* INSN has just been scheduled. Update the model schedule accordingly. */
2115 : :
2116 : : static void
2117 : 0 : model_recompute (rtx_insn *insn)
2118 : : {
2119 : 0 : struct {
2120 : : int last_use;
2121 : : int regno;
2122 : : } uses[FIRST_PSEUDO_REGISTER + MAX_RECOG_OPERANDS];
2123 : 0 : struct reg_use_data *use;
2124 : 0 : struct reg_pressure_data *reg_pressure;
2125 : 0 : int delta[N_REG_CLASSES];
2126 : 0 : int pci, point, mix, new_last, cl, ref_pressure, queue;
2127 : 0 : unsigned int i, num_uses, num_pending_births;
2128 : 0 : bool print_p;
2129 : :
2130 : : /* The destinations of INSN were previously live from POINT onwards, but are
2131 : : now live from model_curr_point onwards. Set up DELTA accordingly. */
2132 : 0 : point = model_index (insn);
2133 : 0 : reg_pressure = INSN_REG_PRESSURE (insn);
2134 : 0 : for (pci = 0; pci < ira_pressure_classes_num; pci++)
2135 : : {
2136 : 0 : cl = ira_pressure_classes[pci];
2137 : 0 : delta[cl] = reg_pressure[pci].set_increase;
2138 : : }
2139 : :
2140 : : /* Record which registers previously died at POINT, but which now die
2141 : : before POINT. Adjust DELTA so that it represents the effect of
2142 : : this change after POINT - 1. Set NUM_PENDING_BIRTHS to the number of
2143 : : registers that will be born in the range [model_curr_point, POINT). */
2144 : 0 : num_uses = 0;
2145 : 0 : num_pending_births = 0;
2146 : 0 : bitmap_clear (tmp_bitmap);
2147 : 0 : for (use = INSN_REG_USE_LIST (insn); use != NULL; use = use->next_insn_use)
2148 : : {
2149 : 0 : new_last = model_last_use_except (use);
2150 : 0 : if (new_last < point && bitmap_set_bit (tmp_bitmap, use->regno))
2151 : : {
2152 : 0 : gcc_assert (num_uses < ARRAY_SIZE (uses));
2153 : 0 : uses[num_uses].last_use = new_last;
2154 : 0 : uses[num_uses].regno = use->regno;
2155 : : /* This register is no longer live after POINT - 1. */
2156 : 0 : mark_regno_birth_or_death (NULL, delta, use->regno, false);
2157 : 0 : num_uses++;
2158 : 0 : if (new_last >= 0)
2159 : 0 : num_pending_births++;
2160 : : }
2161 : : }
2162 : :
2163 : : /* Update the MODEL_REF_PRESSURE and MODEL_MAX_PRESSURE for POINT.
2164 : : Also set each group pressure limit for POINT. */
2165 : 0 : for (pci = 0; pci < ira_pressure_classes_num; pci++)
2166 : : {
2167 : 0 : cl = ira_pressure_classes[pci];
2168 : 0 : model_start_update_pressure (&model_before_pressure,
2169 : : point, pci, delta[cl]);
2170 : : }
2171 : :
2172 : : /* Walk the model schedule backwards, starting immediately before POINT. */
2173 : 0 : print_p = false;
2174 : 0 : if (point != model_curr_point)
2175 : 0 : do
2176 : : {
2177 : 0 : point--;
2178 : 0 : insn = MODEL_INSN (point);
2179 : 0 : queue = QUEUE_INDEX (insn);
2180 : :
2181 : 0 : if (queue != QUEUE_SCHEDULED)
2182 : : {
2183 : : /* DELTA describes the effect of the move on the register pressure
2184 : : after POINT. Make it describe the effect on the pressure
2185 : : before POINT. */
2186 : : i = 0;
2187 : 0 : while (i < num_uses)
2188 : : {
2189 : 0 : if (uses[i].last_use == point)
2190 : : {
2191 : : /* This register is now live again. */
2192 : 0 : mark_regno_birth_or_death (NULL, delta,
2193 : : uses[i].regno, true);
2194 : :
2195 : : /* Remove this use from the array. */
2196 : 0 : uses[i] = uses[num_uses - 1];
2197 : 0 : num_uses--;
2198 : 0 : num_pending_births--;
2199 : : }
2200 : : else
2201 : 0 : i++;
2202 : : }
2203 : :
2204 : 0 : if (sched_verbose >= 5)
2205 : : {
2206 : 0 : if (!print_p)
2207 : : {
2208 : 0 : fprintf (sched_dump, MODEL_BAR);
2209 : 0 : fprintf (sched_dump, ";;\t\t| New pressure for model"
2210 : : " schedule\n");
2211 : 0 : fprintf (sched_dump, MODEL_BAR);
2212 : 0 : print_p = true;
2213 : : }
2214 : :
2215 : 0 : fprintf (sched_dump, ";;\t\t| %3d %4d %-30s ",
2216 : 0 : point, INSN_UID (insn),
2217 : 0 : str_pattern_slim (PATTERN (insn)));
2218 : 0 : for (pci = 0; pci < ira_pressure_classes_num; pci++)
2219 : : {
2220 : 0 : cl = ira_pressure_classes[pci];
2221 : 0 : ref_pressure = MODEL_REF_PRESSURE (&model_before_pressure,
2222 : : point, pci);
2223 : 0 : fprintf (sched_dump, " %s:[%d->%d]",
2224 : : reg_class_names[ira_pressure_classes[pci]],
2225 : 0 : ref_pressure, ref_pressure + delta[cl]);
2226 : : }
2227 : 0 : fprintf (sched_dump, "\n");
2228 : : }
2229 : : }
2230 : :
2231 : : /* Adjust the pressure at POINT. Set MIX to nonzero if POINT - 1
2232 : : might have changed as well. */
2233 : 0 : mix = num_pending_births;
2234 : 0 : for (pci = 0; pci < ira_pressure_classes_num; pci++)
2235 : : {
2236 : 0 : cl = ira_pressure_classes[pci];
2237 : 0 : mix |= delta[cl];
2238 : 0 : mix |= model_update_pressure (&model_before_pressure,
2239 : : point, pci, delta[cl]);
2240 : : }
2241 : : }
2242 : 0 : while (mix && point > model_curr_point);
2243 : :
2244 : 0 : if (print_p)
2245 : 0 : fprintf (sched_dump, MODEL_BAR);
2246 : 0 : }
2247 : :
2248 : : /* After DEP, which was cancelled, has been resolved for insn NEXT,
2249 : : check whether the insn's pattern needs restoring. */
2250 : : static bool
2251 : 786627 : must_restore_pattern_p (rtx_insn *next, dep_t dep)
2252 : : {
2253 : 786627 : if (QUEUE_INDEX (next) == QUEUE_SCHEDULED)
2254 : : return false;
2255 : :
2256 : 277286 : if (DEP_TYPE (dep) == REG_DEP_CONTROL)
2257 : : {
2258 : 0 : gcc_assert (ORIG_PAT (next) != NULL_RTX);
2259 : 0 : gcc_assert (next == DEP_CON (dep));
2260 : : }
2261 : : else
2262 : : {
2263 : 277286 : struct dep_replacement *desc = DEP_REPLACE (dep);
2264 : 277286 : if (desc->insn != next)
2265 : : {
2266 : 212614 : gcc_assert (*desc->loc == desc->orig);
2267 : : return false;
2268 : : }
2269 : : }
2270 : : return true;
2271 : : }
2272 : :
2273 : : /* model_spill_cost (CL, P, P') returns the cost of increasing the
2274 : : pressure on CL from P to P'. We use this to calculate a "base ECC",
2275 : : baseECC (CL, X), for each pressure class CL and each instruction X.
2276 : : Supposing X changes the pressure on CL from P to P', and that the
2277 : : maximum pressure on CL in the current model schedule is MP', then:
2278 : :
2279 : : * if X occurs before or at the next point of maximum pressure in
2280 : : the model schedule and P' > MP', then:
2281 : :
2282 : : baseECC (CL, X) = model_spill_cost (CL, MP, P')
2283 : :
2284 : : The idea is that the pressure after scheduling a fixed set of
2285 : : instructions -- in this case, the set up to and including the
2286 : : next maximum pressure point -- is going to be the same regardless
2287 : : of the order; we simply want to keep the intermediate pressure
2288 : : under control. Thus X has a cost of zero unless scheduling it
2289 : : now would exceed MP'.
2290 : :
2291 : : If all increases in the set are by the same amount, no zero-cost
2292 : : instruction will ever cause the pressure to exceed MP'. However,
2293 : : if X is instead moved past an instruction X' with pressure in the
2294 : : range (MP' - (P' - P), MP'), the pressure at X' will increase
2295 : : beyond MP'. Since baseECC is very much a heuristic anyway,
2296 : : it doesn't seem worth the overhead of tracking cases like these.
2297 : :
2298 : : The cost of exceeding MP' is always based on the original maximum
2299 : : pressure MP. This is so that going 2 registers over the original
2300 : : limit has the same cost regardless of whether it comes from two
2301 : : separate +1 deltas or from a single +2 delta.
2302 : :
2303 : : * if X occurs after the next point of maximum pressure in the model
2304 : : schedule and P' > P, then:
2305 : :
2306 : : baseECC (CL, X) = model_spill_cost (CL, MP, MP' + (P' - P))
2307 : :
2308 : : That is, if we move X forward across a point of maximum pressure,
2309 : : and if X increases the pressure by P' - P, then we conservatively
2310 : : assume that scheduling X next would increase the maximum pressure
2311 : : by P' - P. Again, the cost of doing this is based on the original
2312 : : maximum pressure MP, for the same reason as above.
2313 : :
2314 : : * if P' < P, P > MP, and X occurs at or after the next point of
2315 : : maximum pressure, then:
2316 : :
2317 : : baseECC (CL, X) = -model_spill_cost (CL, MAX (MP, P'), P)
2318 : :
2319 : : That is, if we have already exceeded the original maximum pressure MP,
2320 : : and if X might reduce the maximum pressure again -- or at least push
2321 : : it further back, and thus allow more scheduling freedom -- it is given
2322 : : a negative cost to reflect the improvement.
2323 : :
2324 : : * otherwise,
2325 : :
2326 : : baseECC (CL, X) = 0
2327 : :
2328 : : In this case, X is not expected to affect the maximum pressure MP',
2329 : : so it has zero cost.
2330 : :
2331 : : We then create a combined value baseECC (X) that is the sum of
2332 : : baseECC (CL, X) for each pressure class CL.
2333 : :
2334 : : baseECC (X) could itself be used as the ECC value described above.
2335 : : However, this is often too conservative, in the sense that it
2336 : : tends to make high-priority instructions that increase pressure
2337 : : wait too long in cases where introducing a spill would be better.
2338 : : For this reason the final ECC is a priority-adjusted form of
2339 : : baseECC (X). Specifically, we calculate:
2340 : :
2341 : : P (X) = INSN_PRIORITY (X) - insn_delay (X) - baseECC (X)
2342 : : baseP = MAX { P (X) | baseECC (X) <= 0 }
2343 : :
2344 : : Then:
2345 : :
2346 : : ECC (X) = MAX (MIN (baseP - P (X), baseECC (X)), 0)
2347 : :
2348 : : Thus an instruction's effect on pressure is ignored if it has a high
2349 : : enough priority relative to the ones that don't increase pressure.
2350 : : Negative values of baseECC (X) do not increase the priority of X
2351 : : itself, but they do make it harder for other instructions to
2352 : : increase the pressure further.
2353 : :
2354 : : This pressure cost is deliberately timid. The intention has been
2355 : : to choose a heuristic that rarely interferes with the normal list
2356 : : scheduler in cases where that scheduler would produce good code.
2357 : : We simply want to curb some of its worst excesses. */
2358 : :
2359 : : /* Return the cost of increasing the pressure in class CL from FROM to TO.
2360 : :
2361 : : Here we use the very simplistic cost model that every register above
2362 : : sched_class_regs_num[CL] has a spill cost of 1. We could use other
2363 : : measures instead, such as one based on MEMORY_MOVE_COST. However:
2364 : :
2365 : : (1) In order for an instruction to be scheduled, the higher cost
2366 : : would need to be justified in a single saving of that many stalls.
2367 : : This is overly pessimistic, because the benefit of spilling is
2368 : : often to avoid a sequence of several short stalls rather than
2369 : : a single long one.
2370 : :
2371 : : (2) The cost is still arbitrary. Because we are not allocating
2372 : : registers during scheduling, we have no way of knowing for
2373 : : sure how many memory accesses will be required by each spill,
2374 : : where the spills will be placed within the block, or even
2375 : : which block(s) will contain the spills.
2376 : :
2377 : : So a higher cost than 1 is often too conservative in practice,
2378 : : forcing blocks to contain unnecessary stalls instead of spill code.
2379 : : The simple cost below seems to be the best compromise. It reduces
2380 : : the interference with the normal list scheduler, which helps make
2381 : : it more suitable for a default-on option. */
2382 : :
2383 : : static int
2384 : 0 : model_spill_cost (int cl, int from, int to)
2385 : : {
2386 : 0 : from = MAX (from, sched_class_regs_num[cl]);
2387 : 0 : return MAX (to, from) - from;
2388 : : }
2389 : :
2390 : : /* Return baseECC (ira_pressure_classes[PCI], POINT), given that
2391 : : P = curr_reg_pressure[ira_pressure_classes[PCI]] and that
2392 : : P' = P + DELTA. */
2393 : :
2394 : : static int
2395 : 0 : model_excess_group_cost (struct model_pressure_group *group,
2396 : : int point, int pci, int delta)
2397 : : {
2398 : 0 : int pressure, cl;
2399 : :
2400 : 0 : cl = ira_pressure_classes[pci];
2401 : 0 : if (delta < 0)
2402 : : {
2403 : 0 : if (point >= group->limits[pci].point)
2404 : : {
2405 : 0 : pressure = MAX (group->limits[pci].orig_pressure,
2406 : : curr_reg_pressure[cl] + delta);
2407 : 0 : return -model_spill_cost (cl, pressure, curr_reg_pressure[cl]);
2408 : : }
2409 : : /* if target prefers fewer spills, return the -ve delta indicating
2410 : : pressure reduction. */
2411 : 0 : else if (!param_cycle_accurate_model)
2412 : : return delta;
2413 : : }
2414 : :
2415 : 0 : if (delta > 0)
2416 : : {
2417 : 0 : if (point > group->limits[pci].point)
2418 : 0 : pressure = group->limits[pci].pressure + delta;
2419 : : else
2420 : 0 : pressure = curr_reg_pressure[cl] + delta;
2421 : :
2422 : 0 : if (pressure > group->limits[pci].pressure)
2423 : 0 : return model_spill_cost (cl, group->limits[pci].orig_pressure,
2424 : : pressure);
2425 : : }
2426 : :
2427 : : return 0;
2428 : : }
2429 : :
2430 : : /* Return baseECC (MODEL_INSN (INSN)). Dump the costs to sched_dump
2431 : : if PRINT_P. */
2432 : :
2433 : : static int
2434 : 0 : model_excess_cost (rtx_insn *insn, bool print_p)
2435 : : {
2436 : 0 : int point, pci, cl, cost, this_cost, delta;
2437 : 0 : struct reg_pressure_data *insn_reg_pressure;
2438 : 0 : int insn_death[N_REG_CLASSES];
2439 : :
2440 : 0 : calculate_reg_deaths (insn, insn_death);
2441 : 0 : point = model_index (insn);
2442 : 0 : insn_reg_pressure = INSN_REG_PRESSURE (insn);
2443 : 0 : cost = 0;
2444 : :
2445 : 0 : if (print_p)
2446 : 0 : fprintf (sched_dump, ";;\t\t| %3d %4d | %4d %+3d |", point,
2447 : 0 : INSN_UID (insn), INSN_PRIORITY (insn), insn_delay (insn));
2448 : :
2449 : : /* Sum up the individual costs for each register class. */
2450 : 0 : for (pci = 0; pci < ira_pressure_classes_num; pci++)
2451 : : {
2452 : 0 : cl = ira_pressure_classes[pci];
2453 : 0 : delta = insn_reg_pressure[pci].set_increase - insn_death[cl];
2454 : 0 : this_cost = model_excess_group_cost (&model_before_pressure,
2455 : : point, pci, delta);
2456 : 0 : cost += this_cost;
2457 : 0 : if (print_p)
2458 : 0 : fprintf (sched_dump, " %s:[%d base cost %d]",
2459 : : reg_class_names[cl], delta, this_cost);
2460 : : }
2461 : :
2462 : 0 : if (print_p)
2463 : 0 : fprintf (sched_dump, " ECC %d\n", cost);
2464 : :
2465 : 0 : return cost;
2466 : : }
2467 : :
2468 : : /* Dump the next points of maximum pressure for GROUP. */
2469 : :
2470 : : static void
2471 : 0 : model_dump_pressure_points (struct model_pressure_group *group)
2472 : : {
2473 : 0 : int pci, cl;
2474 : :
2475 : 0 : fprintf (sched_dump, ";;\t\t| pressure points");
2476 : 0 : for (pci = 0; pci < ira_pressure_classes_num; pci++)
2477 : : {
2478 : 0 : cl = ira_pressure_classes[pci];
2479 : 0 : fprintf (sched_dump, " %s:[%d->%d at ", reg_class_names[cl],
2480 : : curr_reg_pressure[cl], group->limits[pci].pressure);
2481 : 0 : if (group->limits[pci].point < model_num_insns)
2482 : 0 : fprintf (sched_dump, "%d:%d]", group->limits[pci].point,
2483 : 0 : INSN_UID (MODEL_INSN (group->limits[pci].point)));
2484 : : else
2485 : 0 : fprintf (sched_dump, "end]");
2486 : : }
2487 : 0 : fprintf (sched_dump, "\n");
2488 : 0 : }
2489 : :
2490 : : /* Set INSN_REG_PRESSURE_EXCESS_COST_CHANGE for INSNS[0...COUNT-1]. */
2491 : :
2492 : : static void
2493 : 0 : model_set_excess_costs (rtx_insn **insns, int count)
2494 : : {
2495 : 0 : int i, cost, priority_base, priority;
2496 : 0 : bool print_p;
2497 : :
2498 : : /* Record the baseECC value for each instruction in the model schedule,
2499 : : except that for targets which prefer wider schedules (more spills)
2500 : : negative costs are converted to zero ones now rather than later.
2501 : : Do not assign a cost to debug instructions, since they must
2502 : : not change code-generation decisions. Experiments suggest we also
2503 : : get better results by not assigning a cost to instructions from
2504 : : a different block.
2505 : :
2506 : : Set PRIORITY_BASE to baseP in the block comment above. This is the
2507 : : maximum priority of the "cheap" instructions, which should always
2508 : : include the next model instruction. */
2509 : 0 : priority_base = 0;
2510 : 0 : print_p = false;
2511 : 0 : for (i = 0; i < count; i++)
2512 : 0 : if (INSN_MODEL_INDEX (insns[i]))
2513 : : {
2514 : 0 : if (sched_verbose >= 6 && !print_p)
2515 : : {
2516 : 0 : fprintf (sched_dump, MODEL_BAR);
2517 : 0 : fprintf (sched_dump, ";;\t\t| Pressure costs for ready queue\n");
2518 : 0 : model_dump_pressure_points (&model_before_pressure);
2519 : 0 : fprintf (sched_dump, MODEL_BAR);
2520 : 0 : print_p = true;
2521 : : }
2522 : 0 : cost = model_excess_cost (insns[i], print_p);
2523 : 0 : if (param_cycle_accurate_model && cost <= 0)
2524 : : {
2525 : 0 : priority = INSN_PRIORITY (insns[i]) - insn_delay (insns[i]) - cost;
2526 : 0 : priority_base = MAX (priority_base, priority);
2527 : : cost = 0;
2528 : : }
2529 : 0 : INSN_REG_PRESSURE_EXCESS_COST_CHANGE (insns[i]) = cost;
2530 : : }
2531 : 0 : if (print_p)
2532 : 0 : fprintf (sched_dump, MODEL_BAR);
2533 : :
2534 : : /* Typically in-order cores have a good pipeline scheduling model and the
2535 : : algorithm would try to use that to minimize bubbles, favoring spills.
2536 : : MAX (baseECC, 0) below changes negative baseECC (pressure reduction)
2537 : : to 0 (pressure neutral) thus tending to more spills.
2538 : : Otherwise return. */
2539 : 0 : if (!param_cycle_accurate_model)
2540 : : return;
2541 : :
2542 : : /* Use MAX (baseECC, 0) and baseP to calculcate ECC for each
2543 : : instruction. */
2544 : 0 : for (i = 0; i < count; i++)
2545 : : {
2546 : 0 : cost = INSN_REG_PRESSURE_EXCESS_COST_CHANGE (insns[i]);
2547 : 0 : priority = INSN_PRIORITY (insns[i]) - insn_delay (insns[i]);
2548 : 0 : if (cost > 0 && priority > priority_base)
2549 : : {
2550 : 0 : cost += priority_base - priority;
2551 : 0 : INSN_REG_PRESSURE_EXCESS_COST_CHANGE (insns[i]) = MAX (cost, 0);
2552 : : }
2553 : : }
2554 : : }
2555 : :
2556 : :
2557 : : /* Enum of rank_for_schedule heuristic decisions. */
2558 : : enum rfs_decision {
2559 : : RFS_LIVE_RANGE_SHRINK1, RFS_LIVE_RANGE_SHRINK2,
2560 : : RFS_SCHED_GROUP, RFS_PRESSURE_DELAY, RFS_PRESSURE_TICK,
2561 : : RFS_FEEDS_BACKTRACK_INSN, RFS_PRIORITY, RFS_AUTOPREF, RFS_SPECULATION,
2562 : : RFS_SCHED_RANK, RFS_LAST_INSN, RFS_PRESSURE_INDEX,
2563 : : RFS_DEP_COUNT, RFS_TIE, RFS_FUSION, RFS_COST, RFS_N };
2564 : :
2565 : : /* Corresponding strings for print outs. */
2566 : : static const char *rfs_str[RFS_N] = {
2567 : : "RFS_LIVE_RANGE_SHRINK1", "RFS_LIVE_RANGE_SHRINK2",
2568 : : "RFS_SCHED_GROUP", "RFS_PRESSURE_DELAY", "RFS_PRESSURE_TICK",
2569 : : "RFS_FEEDS_BACKTRACK_INSN", "RFS_PRIORITY", "RFS_AUTOPREF", "RFS_SPECULATION",
2570 : : "RFS_SCHED_RANK", "RFS_LAST_INSN", "RFS_PRESSURE_INDEX",
2571 : : "RFS_DEP_COUNT", "RFS_TIE", "RFS_FUSION", "RFS_COST" };
2572 : :
2573 : : /* Statistical breakdown of rank_for_schedule decisions. */
2574 : : struct rank_for_schedule_stats_t { unsigned stats[RFS_N]; };
2575 : : static rank_for_schedule_stats_t rank_for_schedule_stats;
2576 : :
2577 : : /* Return the result of comparing insns TMP and TMP2 and update
2578 : : Rank_For_Schedule statistics. */
2579 : : static int
2580 : 296983737 : rfs_result (enum rfs_decision decision, int result, rtx tmp, rtx tmp2)
2581 : : {
2582 : 296983737 : ++rank_for_schedule_stats.stats[decision];
2583 : 296983737 : if (result < 0)
2584 : 162957247 : INSN_LAST_RFS_WIN (tmp) = decision;
2585 : 134026490 : else if (result > 0)
2586 : 134026490 : INSN_LAST_RFS_WIN (tmp2) = decision;
2587 : : else
2588 : 0 : gcc_unreachable ();
2589 : 296983737 : return result;
2590 : : }
2591 : :
2592 : : /* Sorting predicate to move DEBUG_INSNs to the top of ready list, while
2593 : : keeping normal insns in original order. */
2594 : :
2595 : : static int
2596 : 322464121 : rank_for_schedule_debug (const void *x, const void *y)
2597 : : {
2598 : 322464121 : rtx_insn *tmp = *(rtx_insn * const *) y;
2599 : 322464121 : rtx_insn *tmp2 = *(rtx_insn * const *) x;
2600 : :
2601 : : /* Schedule debug insns as early as possible. */
2602 : 322464121 : if (DEBUG_INSN_P (tmp) && !DEBUG_INSN_P (tmp2))
2603 : : return -1;
2604 : 201989004 : else if (!DEBUG_INSN_P (tmp) && DEBUG_INSN_P (tmp2))
2605 : : return 1;
2606 : 149586160 : else if (DEBUG_INSN_P (tmp) && DEBUG_INSN_P (tmp2))
2607 : 0 : return INSN_LUID (tmp) - INSN_LUID (tmp2);
2608 : : else
2609 : 149586160 : return INSN_RFS_DEBUG_ORIG_ORDER (tmp2) - INSN_RFS_DEBUG_ORIG_ORDER (tmp);
2610 : : }
2611 : :
2612 : : /* Returns a positive value if x is preferred; returns a negative value if
2613 : : y is preferred. Should never return 0, since that will make the sort
2614 : : unstable. */
2615 : :
2616 : : static int
2617 : 296983737 : rank_for_schedule (const void *x, const void *y)
2618 : : {
2619 : 296983737 : rtx_insn *tmp = *(rtx_insn * const *) y;
2620 : 296983737 : rtx_insn *tmp2 = *(rtx_insn * const *) x;
2621 : 296983737 : int tmp_class, tmp2_class;
2622 : 296983737 : int val, priority_val, info_val, diff;
2623 : :
2624 : 296983737 : if (live_range_shrinkage_p)
2625 : : {
2626 : : /* Don't use SCHED_PRESSURE_MODEL -- it results in much worse
2627 : : code. */
2628 : 257381 : gcc_assert (sched_pressure == SCHED_PRESSURE_WEIGHTED);
2629 : 257381 : if ((INSN_REG_PRESSURE_EXCESS_COST_CHANGE (tmp) < 0
2630 : 252043 : || INSN_REG_PRESSURE_EXCESS_COST_CHANGE (tmp2) < 0)
2631 : 257381 : && (diff = (INSN_REG_PRESSURE_EXCESS_COST_CHANGE (tmp)
2632 : 9282 : - INSN_REG_PRESSURE_EXCESS_COST_CHANGE (tmp2))) != 0)
2633 : 9174 : return rfs_result (RFS_LIVE_RANGE_SHRINK1, diff, tmp, tmp2);
2634 : : /* Sort by INSN_LUID (original insn order), so that we make the
2635 : : sort stable. This minimizes instruction movement, thus
2636 : : minimizing sched's effect on debugging and cross-jumping. */
2637 : 744621 : return rfs_result (RFS_LIVE_RANGE_SHRINK2,
2638 : 248207 : INSN_LUID (tmp) - INSN_LUID (tmp2), tmp, tmp2);
2639 : : }
2640 : :
2641 : : /* The insn in a schedule group should be issued the first. */
2642 : 296726356 : if (flag_sched_group_heuristic &&
2643 : 296726356 : SCHED_GROUP_P (tmp) != SCHED_GROUP_P (tmp2))
2644 : 151 : return rfs_result (RFS_SCHED_GROUP, SCHED_GROUP_P (tmp2) ? 1 : -1,
2645 : 111 : tmp, tmp2);
2646 : :
2647 : : /* Make sure that priority of TMP and TMP2 are initialized. */
2648 : 296726245 : gcc_assert (INSN_PRIORITY_KNOWN (tmp) && INSN_PRIORITY_KNOWN (tmp2));
2649 : :
2650 : 296726245 : if (sched_fusion)
2651 : : {
2652 : : /* The instruction that has the same fusion priority as the last
2653 : : instruction is the instruction we picked next. If that is not
2654 : : the case, we sort ready list firstly by fusion priority, then
2655 : : by priority, and at last by INSN_LUID. */
2656 : 0 : int a = INSN_FUSION_PRIORITY (tmp);
2657 : 0 : int b = INSN_FUSION_PRIORITY (tmp2);
2658 : 0 : int last = -1;
2659 : :
2660 : 0 : if (last_nondebug_scheduled_insn
2661 : 0 : && !NOTE_P (last_nondebug_scheduled_insn)
2662 : 0 : && BLOCK_FOR_INSN (tmp)
2663 : 0 : == BLOCK_FOR_INSN (last_nondebug_scheduled_insn))
2664 : 0 : last = INSN_FUSION_PRIORITY (last_nondebug_scheduled_insn);
2665 : :
2666 : 0 : if (a != last && b != last)
2667 : : {
2668 : 0 : if (a == b)
2669 : : {
2670 : 0 : a = INSN_PRIORITY (tmp);
2671 : 0 : b = INSN_PRIORITY (tmp2);
2672 : : }
2673 : 0 : if (a != b)
2674 : 0 : return rfs_result (RFS_FUSION, b - a, tmp, tmp2);
2675 : : else
2676 : 0 : return rfs_result (RFS_FUSION,
2677 : 0 : INSN_LUID (tmp) - INSN_LUID (tmp2), tmp, tmp2);
2678 : : }
2679 : 0 : else if (a == b)
2680 : : {
2681 : 0 : gcc_assert (last_nondebug_scheduled_insn
2682 : : && !NOTE_P (last_nondebug_scheduled_insn));
2683 : 0 : last = INSN_PRIORITY (last_nondebug_scheduled_insn);
2684 : :
2685 : 0 : a = abs (INSN_PRIORITY (tmp) - last);
2686 : 0 : b = abs (INSN_PRIORITY (tmp2) - last);
2687 : 0 : if (a != b)
2688 : 0 : return rfs_result (RFS_FUSION, a - b, tmp, tmp2);
2689 : : else
2690 : 0 : return rfs_result (RFS_FUSION,
2691 : 0 : INSN_LUID (tmp) - INSN_LUID (tmp2), tmp, tmp2);
2692 : : }
2693 : 0 : else if (a == last)
2694 : 0 : return rfs_result (RFS_FUSION, -1, tmp, tmp2);
2695 : : else
2696 : 0 : return rfs_result (RFS_FUSION, 1, tmp, tmp2);
2697 : : }
2698 : :
2699 : 296726245 : if (sched_pressure != SCHED_PRESSURE_NONE)
2700 : : {
2701 : : /* Prefer insn whose scheduling results in the smallest register
2702 : : pressure excess. */
2703 : 17318 : if ((diff = (INSN_REG_PRESSURE_EXCESS_COST_CHANGE (tmp)
2704 : 17318 : + insn_delay (tmp)
2705 : 17318 : - INSN_REG_PRESSURE_EXCESS_COST_CHANGE (tmp2)
2706 : 17318 : - insn_delay (tmp2))))
2707 : 6100 : return rfs_result (RFS_PRESSURE_DELAY, diff, tmp, tmp2);
2708 : : }
2709 : :
2710 : 296720145 : if (sched_pressure != SCHED_PRESSURE_NONE
2711 : 11218 : && (INSN_TICK (tmp2) > clock_var || INSN_TICK (tmp) > clock_var)
2712 : 296721205 : && INSN_TICK (tmp2) != INSN_TICK (tmp))
2713 : : {
2714 : 0 : diff = INSN_TICK (tmp) - INSN_TICK (tmp2);
2715 : 0 : return rfs_result (RFS_PRESSURE_TICK, diff, tmp, tmp2);
2716 : : }
2717 : :
2718 : : /* If we are doing backtracking in this schedule, prefer insns that
2719 : : have forward dependencies with negative cost against an insn that
2720 : : was already scheduled. */
2721 : 296720145 : if (current_sched_info->flags & DO_BACKTRACKING)
2722 : : {
2723 : 0 : priority_val = FEEDS_BACKTRACK_INSN (tmp2) - FEEDS_BACKTRACK_INSN (tmp);
2724 : 0 : if (priority_val)
2725 : 0 : return rfs_result (RFS_FEEDS_BACKTRACK_INSN, priority_val, tmp, tmp2);
2726 : : }
2727 : :
2728 : : /* Prefer insn with higher priority. */
2729 : 296720145 : priority_val = INSN_PRIORITY (tmp2) - INSN_PRIORITY (tmp);
2730 : :
2731 : 296720145 : if (flag_sched_critical_path_heuristic && priority_val)
2732 : 80065959 : return rfs_result (RFS_PRIORITY, priority_val, tmp, tmp2);
2733 : :
2734 : 216654186 : if (param_sched_autopref_queue_depth >= 0)
2735 : : {
2736 : 12 : int autopref = autopref_rank_for_schedule (tmp, tmp2);
2737 : 12 : if (autopref != 0)
2738 : 12 : return rfs_result (RFS_AUTOPREF, autopref, tmp, tmp2);
2739 : : }
2740 : :
2741 : : /* Prefer speculative insn with greater dependencies weakness. */
2742 : 216654174 : if (flag_sched_spec_insn_heuristic && spec_info)
2743 : : {
2744 : 0 : ds_t ds1, ds2;
2745 : 0 : dw_t dw1, dw2;
2746 : 0 : int dw;
2747 : :
2748 : 0 : ds1 = TODO_SPEC (tmp) & SPECULATIVE;
2749 : 0 : if (ds1)
2750 : 0 : dw1 = ds_weak (ds1);
2751 : : else
2752 : : dw1 = NO_DEP_WEAK;
2753 : :
2754 : 0 : ds2 = TODO_SPEC (tmp2) & SPECULATIVE;
2755 : 0 : if (ds2)
2756 : 0 : dw2 = ds_weak (ds2);
2757 : : else
2758 : : dw2 = NO_DEP_WEAK;
2759 : :
2760 : 0 : dw = dw2 - dw1;
2761 : 0 : if (dw > (NO_DEP_WEAK / 8) || dw < -(NO_DEP_WEAK / 8))
2762 : 0 : return rfs_result (RFS_SPECULATION, dw, tmp, tmp2);
2763 : : }
2764 : :
2765 : 216654174 : info_val = (*current_sched_info->rank) (tmp, tmp2);
2766 : 216654174 : if (flag_sched_rank_heuristic && info_val)
2767 : 0 : return rfs_result (RFS_SCHED_RANK, info_val, tmp, tmp2);
2768 : :
2769 : : /* Compare insns based on their relation to the last scheduled
2770 : : non-debug insn. */
2771 : 216654174 : if (flag_sched_last_insn_heuristic && last_nondebug_scheduled_insn)
2772 : : {
2773 : 194438300 : dep_t dep1;
2774 : 194438300 : dep_t dep2;
2775 : 194438300 : rtx_insn *last = last_nondebug_scheduled_insn;
2776 : :
2777 : : /* Classify the instructions into three classes:
2778 : : 1) Data dependent on last schedule insn.
2779 : : 2) Anti/Output dependent on last scheduled insn.
2780 : : 3) Independent of last scheduled insn, or has latency of one.
2781 : : Choose the insn from the highest numbered class if different. */
2782 : 194438300 : dep1 = sd_find_dep_between (last, tmp, true);
2783 : :
2784 : 194438300 : if (dep1 == NULL || dep_cost (dep1) == 1)
2785 : : tmp_class = 3;
2786 : 15553047 : else if (/* Data dependence. */
2787 : 15553047 : DEP_TYPE (dep1) == REG_DEP_TRUE)
2788 : : tmp_class = 1;
2789 : : else
2790 : 13988830 : tmp_class = 2;
2791 : :
2792 : 194438300 : dep2 = sd_find_dep_between (last, tmp2, true);
2793 : :
2794 : 194438300 : if (dep2 == NULL || dep_cost (dep2) == 1)
2795 : : tmp2_class = 3;
2796 : 15838965 : else if (/* Data dependence. */
2797 : 15838965 : DEP_TYPE (dep2) == REG_DEP_TRUE)
2798 : : tmp2_class = 1;
2799 : : else
2800 : 14080495 : tmp2_class = 2;
2801 : :
2802 : 194438300 : if ((val = tmp2_class - tmp_class))
2803 : 3014401 : return rfs_result (RFS_LAST_INSN, val, tmp, tmp2);
2804 : : }
2805 : :
2806 : : /* Prefer instructions that occur earlier in the model schedule. */
2807 : 213639773 : if (sched_pressure == SCHED_PRESSURE_MODEL)
2808 : : {
2809 : 0 : diff = model_index (tmp) - model_index (tmp2);
2810 : 0 : if (diff != 0)
2811 : 0 : return rfs_result (RFS_PRESSURE_INDEX, diff, tmp, tmp2);
2812 : : }
2813 : :
2814 : : /* Prefer the insn which has more later insns that depend on it.
2815 : : This gives the scheduler more freedom when scheduling later
2816 : : instructions at the expense of added register pressure. */
2817 : :
2818 : 213639773 : val = (dep_list_size (tmp2, SD_LIST_FORW)
2819 : 213639773 : - dep_list_size (tmp, SD_LIST_FORW));
2820 : :
2821 : 213639773 : if (flag_sched_dep_count_heuristic && val != 0)
2822 : 27257644 : return rfs_result (RFS_DEP_COUNT, val, tmp, tmp2);
2823 : :
2824 : : /* Sort by INSN_COST rather than INSN_LUID. This means that instructions
2825 : : which take longer to execute are prioritised and it leads to more
2826 : : dual-issue opportunities on in-order cores which have this feature. */
2827 : :
2828 : 186382129 : if (INSN_COST (tmp) != INSN_COST (tmp2))
2829 : 11076499 : return rfs_result (RFS_COST, INSN_COST (tmp2) - INSN_COST (tmp),
2830 : 11076499 : tmp, tmp2);
2831 : :
2832 : : /* If insns are equally good, sort by INSN_LUID (original insn order),
2833 : : so that we make the sort stable. This minimizes instruction movement,
2834 : : thus minimizing sched's effect on debugging and cross-jumping. */
2835 : 175305630 : return rfs_result (RFS_TIE, INSN_LUID (tmp) - INSN_LUID (tmp2), tmp, tmp2);
2836 : : }
2837 : :
2838 : : /* Resort the array A in which only element at index N may be out of order. */
2839 : :
2840 : : HAIFA_INLINE static void
2841 : 7403585 : swap_sort (rtx_insn **a, int n)
2842 : : {
2843 : 7403585 : rtx_insn *insn = a[n - 1];
2844 : 7403585 : int i = n - 2;
2845 : :
2846 : 9979671 : while (i >= 0 && rank_for_schedule (a + i, &insn) >= 0)
2847 : : {
2848 : 2576086 : a[i + 1] = a[i];
2849 : 2576086 : i -= 1;
2850 : : }
2851 : 7403585 : a[i + 1] = insn;
2852 : 7403585 : }
2853 : :
2854 : : /* Add INSN to the insn queue so that it can be executed at least
2855 : : N_CYCLES after the currently executing insn. Preserve insns
2856 : : chain for debugging purposes. REASON will be printed in debugging
2857 : : output. */
2858 : :
2859 : : HAIFA_INLINE static void
2860 : 36221234 : queue_insn (rtx_insn *insn, int n_cycles, const char *reason)
2861 : : {
2862 : 36221234 : int next_q = NEXT_Q_AFTER (q_ptr, n_cycles);
2863 : 36221234 : rtx_insn_list *link = alloc_INSN_LIST (insn, insn_queue[next_q]);
2864 : 36221234 : int new_tick;
2865 : :
2866 : 36221234 : gcc_assert (n_cycles <= max_insn_queue_index);
2867 : 36221234 : gcc_assert (!DEBUG_INSN_P (insn));
2868 : :
2869 : 36221234 : insn_queue[next_q] = link;
2870 : 36221234 : q_size += 1;
2871 : :
2872 : 36221234 : if (sched_verbose >= 2)
2873 : : {
2874 : 0 : fprintf (sched_dump, ";;\t\tReady-->Q: insn %s: ",
2875 : 0 : (*current_sched_info->print_insn) (insn, 0));
2876 : :
2877 : 0 : fprintf (sched_dump, "queued for %d cycles (%s).\n", n_cycles, reason);
2878 : : }
2879 : :
2880 : 36221234 : QUEUE_INDEX (insn) = next_q;
2881 : :
2882 : 36221234 : if (current_sched_info->flags & DO_BACKTRACKING)
2883 : : {
2884 : 0 : new_tick = clock_var + n_cycles;
2885 : 0 : if (INSN_TICK (insn) == INVALID_TICK || INSN_TICK (insn) < new_tick)
2886 : 0 : INSN_TICK (insn) = new_tick;
2887 : :
2888 : 0 : if (INSN_EXACT_TICK (insn) != INVALID_TICK
2889 : 0 : && INSN_EXACT_TICK (insn) < clock_var + n_cycles)
2890 : : {
2891 : 0 : must_backtrack = true;
2892 : 0 : if (sched_verbose >= 2)
2893 : 0 : fprintf (sched_dump, ";;\t\tcausing a backtrack.\n");
2894 : : }
2895 : : }
2896 : 36221234 : }
2897 : :
2898 : : /* Remove INSN from queue. */
2899 : : static void
2900 : 126028 : queue_remove (rtx_insn *insn)
2901 : : {
2902 : 126028 : gcc_assert (QUEUE_INDEX (insn) >= 0);
2903 : 126028 : remove_free_INSN_LIST_elem (insn, &insn_queue[QUEUE_INDEX (insn)]);
2904 : 126028 : q_size--;
2905 : 126028 : QUEUE_INDEX (insn) = QUEUE_NOWHERE;
2906 : 126028 : }
2907 : :
2908 : : /* Return a pointer to the bottom of the ready list, i.e. the insn
2909 : : with the lowest priority. */
2910 : :
2911 : : rtx_insn **
2912 : 129435558 : ready_lastpos (struct ready_list *ready)
2913 : : {
2914 : 129435558 : gcc_assert (ready->n_ready >= 1);
2915 : 129435558 : return ready->vec + ready->first - ready->n_ready + 1;
2916 : : }
2917 : :
2918 : : /* Add an element INSN to the ready list so that it ends up with the
2919 : : lowest/highest priority depending on FIRST_P. */
2920 : :
2921 : : HAIFA_INLINE static void
2922 : 113696311 : ready_add (struct ready_list *ready, rtx_insn *insn, bool first_p)
2923 : : {
2924 : 113696311 : if (!first_p)
2925 : : {
2926 : 113693921 : if (ready->first == ready->n_ready)
2927 : : {
2928 : 138 : memmove (ready->vec + ready->veclen - ready->n_ready,
2929 : 69 : ready_lastpos (ready),
2930 : 69 : ready->n_ready * sizeof (rtx));
2931 : 69 : ready->first = ready->veclen - 1;
2932 : : }
2933 : 113693921 : ready->vec[ready->first - ready->n_ready] = insn;
2934 : : }
2935 : : else
2936 : : {
2937 : 2390 : if (ready->first == ready->veclen - 1)
2938 : : {
2939 : 1061 : if (ready->n_ready)
2940 : : /* ready_lastpos() fails when called with (ready->n_ready == 0). */
2941 : 0 : memmove (ready->vec + ready->veclen - ready->n_ready - 1,
2942 : 0 : ready_lastpos (ready),
2943 : 0 : ready->n_ready * sizeof (rtx));
2944 : 1061 : ready->first = ready->veclen - 2;
2945 : : }
2946 : 2390 : ready->vec[++(ready->first)] = insn;
2947 : : }
2948 : :
2949 : 113696311 : ready->n_ready++;
2950 : 113696311 : if (DEBUG_INSN_P (insn))
2951 : 39659000 : ready->n_debug++;
2952 : :
2953 : 113696311 : gcc_assert (QUEUE_INDEX (insn) != QUEUE_READY);
2954 : 113696311 : QUEUE_INDEX (insn) = QUEUE_READY;
2955 : :
2956 : 113696311 : if (INSN_EXACT_TICK (insn) != INVALID_TICK
2957 : 113696311 : && INSN_EXACT_TICK (insn) < clock_var)
2958 : : {
2959 : 0 : must_backtrack = true;
2960 : : }
2961 : 113696311 : }
2962 : :
2963 : : /* Remove the element with the highest priority from the ready list and
2964 : : return it. */
2965 : :
2966 : : HAIFA_INLINE static rtx_insn *
2967 : 111680925 : ready_remove_first (struct ready_list *ready)
2968 : : {
2969 : 111680925 : rtx_insn *t;
2970 : :
2971 : 111680925 : gcc_assert (ready->n_ready);
2972 : 111680925 : t = ready->vec[ready->first--];
2973 : 111680925 : ready->n_ready--;
2974 : 111680925 : if (DEBUG_INSN_P (t))
2975 : 39659000 : ready->n_debug--;
2976 : : /* If the queue becomes empty, reset it. */
2977 : 111680925 : if (ready->n_ready == 0)
2978 : 60498427 : ready->first = ready->veclen - 1;
2979 : :
2980 : 111680925 : gcc_assert (QUEUE_INDEX (t) == QUEUE_READY);
2981 : 111680925 : QUEUE_INDEX (t) = QUEUE_NOWHERE;
2982 : :
2983 : 111680925 : return t;
2984 : : }
2985 : :
2986 : : /* The following code implements multi-pass scheduling for the first
2987 : : cycle. In other words, we will try to choose ready insn which
2988 : : permits to start maximum number of insns on the same cycle. */
2989 : :
2990 : : /* Return a pointer to the element INDEX from the ready. INDEX for
2991 : : insn with the highest priority is 0, and the lowest priority has
2992 : : N_READY - 1. */
2993 : :
2994 : : rtx_insn *
2995 : 1006507518 : ready_element (struct ready_list *ready, int index)
2996 : : {
2997 : 1006507518 : gcc_assert (ready->n_ready && index < ready->n_ready);
2998 : :
2999 : 1006507518 : return ready->vec[ready->first - index];
3000 : : }
3001 : :
3002 : : /* Remove the element INDEX from the ready list and return it. INDEX
3003 : : for insn with the highest priority is 0, and the lowest priority
3004 : : has N_READY - 1. */
3005 : :
3006 : : HAIFA_INLINE static rtx_insn *
3007 : 67670027 : ready_remove (struct ready_list *ready, int index)
3008 : : {
3009 : 67670027 : rtx_insn *t;
3010 : 67670027 : int i;
3011 : :
3012 : 67670027 : if (index == 0)
3013 : 65654653 : return ready_remove_first (ready);
3014 : 2015374 : gcc_assert (ready->n_ready && index < ready->n_ready);
3015 : 2015374 : t = ready->vec[ready->first - index];
3016 : 2015374 : ready->n_ready--;
3017 : 2015374 : if (DEBUG_INSN_P (t))
3018 : 0 : ready->n_debug--;
3019 : 6407666 : for (i = index; i < ready->n_ready; i++)
3020 : 4392292 : ready->vec[ready->first - i] = ready->vec[ready->first - i - 1];
3021 : 2015374 : QUEUE_INDEX (t) = QUEUE_NOWHERE;
3022 : 2015374 : return t;
3023 : : }
3024 : :
3025 : : /* Remove INSN from the ready list. */
3026 : : static void
3027 : 0 : ready_remove_insn (rtx_insn *insn)
3028 : : {
3029 : 0 : int i;
3030 : :
3031 : 0 : for (i = 0; i < readyp->n_ready; i++)
3032 : 0 : if (ready_element (readyp, i) == insn)
3033 : : {
3034 : 0 : ready_remove (readyp, i);
3035 : 0 : return;
3036 : : }
3037 : 0 : gcc_unreachable ();
3038 : : }
3039 : :
3040 : : /* Calculate difference of two statistics set WAS and NOW.
3041 : : Result returned in WAS. */
3042 : : static void
3043 : 0 : rank_for_schedule_stats_diff (rank_for_schedule_stats_t *was,
3044 : : const rank_for_schedule_stats_t *now)
3045 : : {
3046 : 0 : for (int i = 0; i < RFS_N; ++i)
3047 : 0 : was->stats[i] = now->stats[i] - was->stats[i];
3048 : 0 : }
3049 : :
3050 : : /* Print rank_for_schedule statistics. */
3051 : : static void
3052 : 0 : print_rank_for_schedule_stats (const char *prefix,
3053 : : const rank_for_schedule_stats_t *stats,
3054 : : struct ready_list *ready)
3055 : : {
3056 : 0 : for (int i = 0; i < RFS_N; ++i)
3057 : 0 : if (stats->stats[i])
3058 : : {
3059 : 0 : fprintf (sched_dump, "%s%20s: %u", prefix, rfs_str[i], stats->stats[i]);
3060 : :
3061 : 0 : if (ready != NULL)
3062 : : /* Print out insns that won due to RFS_<I>. */
3063 : : {
3064 : 0 : rtx_insn **p = ready_lastpos (ready);
3065 : :
3066 : 0 : fprintf (sched_dump, ":");
3067 : : /* Start with 1 since least-priority insn didn't have any wins. */
3068 : 0 : for (int j = 1; j < ready->n_ready; ++j)
3069 : 0 : if (INSN_LAST_RFS_WIN (p[j]) == i)
3070 : 0 : fprintf (sched_dump, " %s",
3071 : 0 : (*current_sched_info->print_insn) (p[j], 0));
3072 : : }
3073 : 0 : fprintf (sched_dump, "\n");
3074 : : }
3075 : 0 : }
3076 : :
3077 : : /* Separate DEBUG_INSNS from normal insns. DEBUG_INSNs go to the end
3078 : : of array. */
3079 : : static void
3080 : 39659004 : ready_sort_debug (struct ready_list *ready)
3081 : : {
3082 : 39659004 : int i;
3083 : 39659004 : rtx_insn **first = ready_lastpos (ready);
3084 : :
3085 : 168578913 : for (i = 0; i < ready->n_ready; ++i)
3086 : 89260905 : if (!DEBUG_INSN_P (first[i]))
3087 : 49601904 : INSN_RFS_DEBUG_ORIG_ORDER (first[i]) = i;
3088 : :
3089 : 39659004 : qsort (first, ready->n_ready, sizeof (rtx), rank_for_schedule_debug);
3090 : 39659004 : }
3091 : :
3092 : : /* Sort non-debug insns in the ready list READY by ascending priority.
3093 : : Assumes that all debug insns are separated from the real insns. */
3094 : : static void
3095 : 56540609 : ready_sort_real (struct ready_list *ready)
3096 : : {
3097 : 56540609 : int i;
3098 : 56540609 : rtx_insn **first = ready_lastpos (ready);
3099 : 56540609 : int n_ready_real = ready->n_ready - ready->n_debug;
3100 : :
3101 : 56540609 : if (sched_pressure == SCHED_PRESSURE_WEIGHTED)
3102 : 31590 : for (i = 0; i < n_ready_real; ++i)
3103 : 24757 : setup_insn_reg_pressure_info (first[i]);
3104 : 56533776 : else if (sched_pressure == SCHED_PRESSURE_MODEL
3105 : 0 : && model_curr_point < model_num_insns)
3106 : 0 : model_set_excess_costs (first, n_ready_real);
3107 : :
3108 : 56540609 : rank_for_schedule_stats_t stats1;
3109 : 56540609 : if (sched_verbose >= 4)
3110 : 0 : stats1 = rank_for_schedule_stats;
3111 : :
3112 : 56540609 : if (n_ready_real == 2)
3113 : 7403585 : swap_sort (first, n_ready_real);
3114 : 49137024 : else if (n_ready_real > 2)
3115 : 6698638 : qsort (first, n_ready_real, sizeof (rtx), rank_for_schedule);
3116 : :
3117 : 56540609 : if (sched_verbose >= 4)
3118 : : {
3119 : 0 : rank_for_schedule_stats_diff (&stats1, &rank_for_schedule_stats);
3120 : 0 : print_rank_for_schedule_stats (";;\t\t", &stats1, ready);
3121 : : }
3122 : 56540609 : }
3123 : :
3124 : : /* Sort the ready list READY by ascending priority. */
3125 : : static void
3126 : 96199605 : ready_sort (struct ready_list *ready)
3127 : : {
3128 : 96199605 : if (ready->n_debug > 0)
3129 : 39659000 : ready_sort_debug (ready);
3130 : : else
3131 : 56540605 : ready_sort_real (ready);
3132 : 96199605 : }
3133 : :
3134 : : /* PREV is an insn that is ready to execute. Adjust its priority if that
3135 : : will help shorten or lengthen register lifetimes as appropriate. Also
3136 : : provide a hook for the target to tweak itself. */
3137 : :
3138 : : HAIFA_INLINE static void
3139 : 96130256 : adjust_priority (rtx_insn *prev)
3140 : : {
3141 : : /* ??? There used to be code here to try and estimate how an insn
3142 : : affected register lifetimes, but it did it by looking at REG_DEAD
3143 : : notes, which we removed in schedule_region. Nor did it try to
3144 : : take into account register pressure or anything useful like that.
3145 : :
3146 : : Revisit when we have a machine model to work with and not before. */
3147 : :
3148 : 96130256 : if (targetm.sched.adjust_priority)
3149 : 96130256 : INSN_PRIORITY (prev) =
3150 : 96130256 : targetm.sched.adjust_priority (prev, INSN_PRIORITY (prev));
3151 : 96130256 : }
3152 : :
3153 : : /* Advance DFA state STATE on one cycle. */
3154 : : void
3155 : 43816562 : advance_state (state_t state)
3156 : : {
3157 : 43816562 : if (targetm.sched.dfa_pre_advance_cycle)
3158 : 0 : targetm.sched.dfa_pre_advance_cycle ();
3159 : :
3160 : 43816562 : if (targetm.sched.dfa_pre_cycle_insn)
3161 : 0 : state_transition (state,
3162 : : targetm.sched.dfa_pre_cycle_insn ());
3163 : :
3164 : 43816562 : state_transition (state, NULL);
3165 : :
3166 : 43816562 : if (targetm.sched.dfa_post_cycle_insn)
3167 : 0 : state_transition (state,
3168 : 0 : targetm.sched.dfa_post_cycle_insn ());
3169 : :
3170 : 43816562 : if (targetm.sched.dfa_post_advance_cycle)
3171 : 43644779 : targetm.sched.dfa_post_advance_cycle ();
3172 : 43816562 : }
3173 : :
3174 : : /* Advance time on one cycle. */
3175 : : HAIFA_INLINE static void
3176 : 43811372 : advance_one_cycle (void)
3177 : : {
3178 : 43811372 : int i;
3179 : :
3180 : 43811372 : advance_state (curr_state);
3181 : 87622744 : for (i = 4; i <= sched_verbose; ++i)
3182 : 0 : fprintf (sched_dump, ";;\tAdvance the current state: %d.\n", clock_var);
3183 : 43811372 : }
3184 : :
3185 : : /* Update register pressure after scheduling INSN. */
3186 : : static void
3187 : 24754 : update_register_pressure (rtx_insn *insn)
3188 : : {
3189 : 24754 : struct reg_use_data *use;
3190 : 24754 : struct reg_set_data *set;
3191 : :
3192 : 24754 : gcc_checking_assert (!DEBUG_INSN_P (insn));
3193 : :
3194 : 47372 : for (use = INSN_REG_USE_LIST (insn); use != NULL; use = use->next_insn_use)
3195 : 22618 : if (dying_use_p (use))
3196 : 19409 : mark_regno_birth_or_death (curr_reg_live, curr_reg_pressure,
3197 : : use->regno, false);
3198 : 43102 : for (set = INSN_REG_SET_LIST (insn); set != NULL; set = set->next_insn_set)
3199 : 18348 : mark_regno_birth_or_death (curr_reg_live, curr_reg_pressure,
3200 : : set->regno, true);
3201 : 24754 : }
3202 : :
3203 : : /* Set up or update (if UPDATE_P) max register pressure (see its
3204 : : meaning in sched-int.h::_haifa_insn_data) for all current BB insns
3205 : : after insn AFTER. */
3206 : : static void
3207 : 3144 : setup_insn_max_reg_pressure (rtx_insn *after, bool update_p)
3208 : : {
3209 : 3144 : int i, p;
3210 : 3144 : bool eq_p;
3211 : 3144 : rtx_insn *insn;
3212 : 3144 : static int max_reg_pressure[N_REG_CLASSES];
3213 : :
3214 : 3144 : save_reg_pressure ();
3215 : 19053 : for (i = 0; i < ira_pressure_classes_num; i++)
3216 : 12765 : max_reg_pressure[ira_pressure_classes[i]]
3217 : 12765 : = curr_reg_pressure[ira_pressure_classes[i]];
3218 : 28652 : for (insn = NEXT_INSN (after);
3219 : 28652 : insn != NULL_RTX && ! BARRIER_P (insn)
3220 : 57127 : && BLOCK_FOR_INSN (insn) == BLOCK_FOR_INSN (after);
3221 : 25508 : insn = NEXT_INSN (insn))
3222 : 27183 : if (NONDEBUG_INSN_P (insn))
3223 : : {
3224 : : eq_p = true;
3225 : 117762 : for (i = 0; i < ira_pressure_classes_num; i++)
3226 : : {
3227 : 95590 : p = max_reg_pressure[ira_pressure_classes[i]];
3228 : 95590 : if (INSN_MAX_REG_PRESSURE (insn)[i] != p)
3229 : : {
3230 : 23704 : eq_p = false;
3231 : 23704 : INSN_MAX_REG_PRESSURE (insn)[i]
3232 : 23704 : = max_reg_pressure[ira_pressure_classes[i]];
3233 : : }
3234 : : }
3235 : 22172 : if (update_p && eq_p)
3236 : : break;
3237 : 20497 : update_register_pressure (insn);
3238 : 129779 : for (i = 0; i < ira_pressure_classes_num; i++)
3239 : 88785 : if (max_reg_pressure[ira_pressure_classes[i]]
3240 : 88785 : < curr_reg_pressure[ira_pressure_classes[i]])
3241 : 3099 : max_reg_pressure[ira_pressure_classes[i]]
3242 : 3099 : = curr_reg_pressure[ira_pressure_classes[i]];
3243 : : }
3244 : 3144 : restore_reg_pressure ();
3245 : 3144 : }
3246 : :
3247 : : /* Update the current register pressure after scheduling INSN. Update
3248 : : also max register pressure for unscheduled insns of the current
3249 : : BB. */
3250 : : static void
3251 : 4257 : update_reg_and_insn_max_reg_pressure (rtx_insn *insn)
3252 : : {
3253 : 4257 : int i;
3254 : 4257 : int before[N_REG_CLASSES];
3255 : :
3256 : 21574 : for (i = 0; i < ira_pressure_classes_num; i++)
3257 : 17317 : before[i] = curr_reg_pressure[ira_pressure_classes[i]];
3258 : 4257 : update_register_pressure (insn);
3259 : 16461 : for (i = 0; i < ira_pressure_classes_num; i++)
3260 : 10334 : if (curr_reg_pressure[ira_pressure_classes[i]] != before[i])
3261 : : break;
3262 : 4257 : if (i < ira_pressure_classes_num)
3263 : 2387 : setup_insn_max_reg_pressure (insn, true);
3264 : 4257 : }
3265 : :
3266 : : /* Set up register pressure at the beginning of basic block BB whose
3267 : : insns starting after insn AFTER. Set up also max register pressure
3268 : : for all insns of the basic block. */
3269 : : void
3270 : 757 : sched_setup_bb_reg_pressure_info (basic_block bb, rtx_insn *after)
3271 : : {
3272 : 757 : gcc_assert (sched_pressure == SCHED_PRESSURE_WEIGHTED);
3273 : 757 : initiate_bb_reg_pressure_info (bb);
3274 : 757 : setup_insn_max_reg_pressure (after, false);
3275 : 757 : }
3276 : :
3277 : : /* If doing predication while scheduling, verify whether INSN, which
3278 : : has just been scheduled, clobbers the conditions of any
3279 : : instructions that must be predicated in order to break their
3280 : : dependencies. If so, remove them from the queues so that they will
3281 : : only be scheduled once their control dependency is resolved. */
3282 : :
3283 : : static void
3284 : 96130244 : check_clobbered_conditions (rtx_insn *insn)
3285 : : {
3286 : 96130244 : HARD_REG_SET t;
3287 : 96130244 : int i;
3288 : :
3289 : 96130244 : if ((current_sched_info->flags & DO_PREDICATION) == 0)
3290 : 96130244 : return;
3291 : :
3292 : 0 : find_all_hard_reg_sets (insn, &t, true);
3293 : :
3294 : 0 : restart:
3295 : 0 : for (i = 0; i < ready.n_ready; i++)
3296 : : {
3297 : 0 : rtx_insn *x = ready_element (&ready, i);
3298 : 0 : if (TODO_SPEC (x) == DEP_CONTROL && cond_clobbered_p (x, t))
3299 : : {
3300 : 0 : ready_remove_insn (x);
3301 : 0 : goto restart;
3302 : : }
3303 : : }
3304 : 0 : for (i = 0; i <= max_insn_queue_index; i++)
3305 : : {
3306 : 0 : rtx_insn_list *link;
3307 : 0 : int q = NEXT_Q_AFTER (q_ptr, i);
3308 : :
3309 : 0 : restart_queue:
3310 : 0 : for (link = insn_queue[q]; link; link = link->next ())
3311 : : {
3312 : 0 : rtx_insn *x = link->insn ();
3313 : 0 : if (TODO_SPEC (x) == DEP_CONTROL && cond_clobbered_p (x, t))
3314 : : {
3315 : 0 : queue_remove (x);
3316 : 0 : goto restart_queue;
3317 : : }
3318 : : }
3319 : : }
3320 : : }
3321 : :
3322 : : /* Return (in order):
3323 : :
3324 : : - positive if INSN adversely affects the pressure on one
3325 : : register class
3326 : :
3327 : : - negative if INSN reduces the pressure on one register class
3328 : :
3329 : : - 0 if INSN doesn't affect the pressure on any register class. */
3330 : :
3331 : : static int
3332 : 0 : model_classify_pressure (struct model_insn_info *insn)
3333 : : {
3334 : 0 : struct reg_pressure_data *reg_pressure;
3335 : 0 : int death[N_REG_CLASSES];
3336 : 0 : int pci, cl, sum;
3337 : :
3338 : 0 : calculate_reg_deaths (insn->insn, death);
3339 : 0 : reg_pressure = INSN_REG_PRESSURE (insn->insn);
3340 : 0 : sum = 0;
3341 : 0 : for (pci = 0; pci < ira_pressure_classes_num; pci++)
3342 : : {
3343 : 0 : cl = ira_pressure_classes[pci];
3344 : 0 : if (death[cl] < reg_pressure[pci].set_increase)
3345 : : return 1;
3346 : 0 : sum += reg_pressure[pci].set_increase - death[cl];
3347 : : }
3348 : : return sum;
3349 : : }
3350 : :
3351 : : /* Return true if INSN1 should come before INSN2 in the model schedule. */
3352 : :
3353 : : static int
3354 : 0 : model_order_p (struct model_insn_info *insn1, struct model_insn_info *insn2)
3355 : : {
3356 : 0 : unsigned int height1, height2;
3357 : 0 : unsigned int priority1, priority2;
3358 : :
3359 : : /* Prefer instructions with a higher model priority. */
3360 : 0 : if (insn1->model_priority != insn2->model_priority)
3361 : 0 : return insn1->model_priority > insn2->model_priority;
3362 : :
3363 : : /* Combine the length of the longest path of satisfied true dependencies
3364 : : that leads to each instruction (depth) with the length of the longest
3365 : : path of any dependencies that leads from the instruction (alap).
3366 : : Prefer instructions with the greatest combined length. If the combined
3367 : : lengths are equal, prefer instructions with the greatest depth.
3368 : :
3369 : : The idea is that, if we have a set S of "equal" instructions that each
3370 : : have ALAP value X, and we pick one such instruction I, any true-dependent
3371 : : successors of I that have ALAP value X - 1 should be preferred over S.
3372 : : This encourages the schedule to be "narrow" rather than "wide".
3373 : : However, if I is a low-priority instruction that we decided to
3374 : : schedule because of its model_classify_pressure, and if there
3375 : : is a set of higher-priority instructions T, the aforementioned
3376 : : successors of I should not have the edge over T. */
3377 : 0 : height1 = insn1->depth + insn1->alap;
3378 : 0 : height2 = insn2->depth + insn2->alap;
3379 : 0 : if (height1 != height2)
3380 : 0 : return height1 > height2;
3381 : 0 : if (insn1->depth != insn2->depth)
3382 : 0 : return insn1->depth > insn2->depth;
3383 : :
3384 : : /* We have no real preference between INSN1 an INSN2 as far as attempts
3385 : : to reduce pressure go. Prefer instructions with higher priorities. */
3386 : 0 : priority1 = INSN_PRIORITY (insn1->insn);
3387 : 0 : priority2 = INSN_PRIORITY (insn2->insn);
3388 : 0 : if (priority1 != priority2)
3389 : 0 : return priority1 > priority2;
3390 : :
3391 : : /* Use the original rtl sequence as a tie-breaker. */
3392 : 0 : return insn1 < insn2;
3393 : : }
3394 : :
3395 : : /* Add INSN to the model worklist immediately after PREV. Add it to the
3396 : : beginning of the list if PREV is null. */
3397 : :
3398 : : static void
3399 : 0 : model_add_to_worklist_at (struct model_insn_info *insn,
3400 : : struct model_insn_info *prev)
3401 : : {
3402 : 0 : gcc_assert (QUEUE_INDEX (insn->insn) == QUEUE_NOWHERE);
3403 : 0 : QUEUE_INDEX (insn->insn) = QUEUE_READY;
3404 : :
3405 : 0 : insn->prev = prev;
3406 : 0 : if (prev)
3407 : : {
3408 : 0 : insn->next = prev->next;
3409 : 0 : prev->next = insn;
3410 : : }
3411 : : else
3412 : : {
3413 : 0 : insn->next = model_worklist;
3414 : 0 : model_worklist = insn;
3415 : : }
3416 : 0 : if (insn->next)
3417 : 0 : insn->next->prev = insn;
3418 : 0 : }
3419 : :
3420 : : /* Remove INSN from the model worklist. */
3421 : :
3422 : : static void
3423 : 0 : model_remove_from_worklist (struct model_insn_info *insn)
3424 : : {
3425 : 0 : gcc_assert (QUEUE_INDEX (insn->insn) == QUEUE_READY);
3426 : 0 : QUEUE_INDEX (insn->insn) = QUEUE_NOWHERE;
3427 : :
3428 : 0 : if (insn->prev)
3429 : 0 : insn->prev->next = insn->next;
3430 : : else
3431 : 0 : model_worklist = insn->next;
3432 : 0 : if (insn->next)
3433 : 0 : insn->next->prev = insn->prev;
3434 : 0 : }
3435 : :
3436 : : /* Add INSN to the model worklist. Start looking for a suitable position
3437 : : between neighbors PREV and NEXT, testing at most param_max_sched_ready_insns
3438 : : insns either side. A null PREV indicates the beginning of the list and
3439 : : a null NEXT indicates the end. */
3440 : :
3441 : : static void
3442 : 0 : model_add_to_worklist (struct model_insn_info *insn,
3443 : : struct model_insn_info *prev,
3444 : : struct model_insn_info *next)
3445 : : {
3446 : 0 : int count;
3447 : :
3448 : 0 : count = param_max_sched_ready_insns;
3449 : 0 : if (count > 0 && prev && model_order_p (insn, prev))
3450 : 0 : do
3451 : : {
3452 : 0 : count--;
3453 : 0 : prev = prev->prev;
3454 : : }
3455 : 0 : while (count > 0 && prev && model_order_p (insn, prev));
3456 : : else
3457 : 0 : while (count > 0 && next && model_order_p (next, insn))
3458 : : {
3459 : 0 : count--;
3460 : 0 : prev = next;
3461 : 0 : next = next->next;
3462 : : }
3463 : 0 : model_add_to_worklist_at (insn, prev);
3464 : 0 : }
3465 : :
3466 : : /* INSN may now have a higher priority (in the model_order_p sense)
3467 : : than before. Move it up the worklist if necessary. */
3468 : :
3469 : : static void
3470 : 0 : model_promote_insn (struct model_insn_info *insn)
3471 : : {
3472 : 0 : struct model_insn_info *prev;
3473 : 0 : int count;
3474 : :
3475 : 0 : prev = insn->prev;
3476 : 0 : count = param_max_sched_ready_insns;
3477 : 0 : while (count > 0 && prev && model_order_p (insn, prev))
3478 : : {
3479 : 0 : count--;
3480 : 0 : prev = prev->prev;
3481 : : }
3482 : 0 : if (prev != insn->prev)
3483 : : {
3484 : 0 : model_remove_from_worklist (insn);
3485 : 0 : model_add_to_worklist_at (insn, prev);
3486 : : }
3487 : 0 : }
3488 : :
3489 : : /* Add INSN to the end of the model schedule. */
3490 : :
3491 : : static void
3492 : 0 : model_add_to_schedule (rtx_insn *insn)
3493 : : {
3494 : 0 : unsigned int point;
3495 : :
3496 : 0 : gcc_assert (QUEUE_INDEX (insn) == QUEUE_NOWHERE);
3497 : 0 : QUEUE_INDEX (insn) = QUEUE_SCHEDULED;
3498 : :
3499 : 0 : point = model_schedule.length ();
3500 : 0 : model_schedule.quick_push (insn);
3501 : 0 : INSN_MODEL_INDEX (insn) = point + 1;
3502 : 0 : }
3503 : :
3504 : : /* Analyze the instructions that are to be scheduled, setting up
3505 : : MODEL_INSN_INFO (...) and model_num_insns accordingly. Add ready
3506 : : instructions to model_worklist. */
3507 : :
3508 : : static void
3509 : 0 : model_analyze_insns (void)
3510 : : {
3511 : 0 : rtx_insn *start, *end, *iter;
3512 : 0 : sd_iterator_def sd_it;
3513 : 0 : dep_t dep;
3514 : 0 : struct model_insn_info *insn, *con;
3515 : :
3516 : 0 : model_num_insns = 0;
3517 : 0 : start = PREV_INSN (current_sched_info->next_tail);
3518 : 0 : end = current_sched_info->prev_head;
3519 : 0 : for (iter = start; iter != end; iter = PREV_INSN (iter))
3520 : 0 : if (NONDEBUG_INSN_P (iter))
3521 : : {
3522 : 0 : insn = MODEL_INSN_INFO (iter);
3523 : 0 : insn->insn = iter;
3524 : 0 : FOR_EACH_DEP (iter, SD_LIST_FORW, sd_it, dep)
3525 : : {
3526 : 0 : con = MODEL_INSN_INFO (DEP_CON (dep));
3527 : 0 : if (con->insn && insn->alap < con->alap + 1)
3528 : 0 : insn->alap = con->alap + 1;
3529 : : }
3530 : :
3531 : 0 : insn->old_queue = QUEUE_INDEX (iter);
3532 : 0 : QUEUE_INDEX (iter) = QUEUE_NOWHERE;
3533 : :
3534 : 0 : insn->unscheduled_preds = dep_list_size (iter, SD_LIST_HARD_BACK);
3535 : 0 : if (insn->unscheduled_preds == 0)
3536 : 0 : model_add_to_worklist (insn, NULL, model_worklist);
3537 : :
3538 : 0 : model_num_insns++;
3539 : : }
3540 : 0 : }
3541 : :
3542 : : /* The global state describes the register pressure at the start of the
3543 : : model schedule. Initialize GROUP accordingly. */
3544 : :
3545 : : static void
3546 : 0 : model_init_pressure_group (struct model_pressure_group *group)
3547 : : {
3548 : 0 : int pci, cl;
3549 : :
3550 : 0 : for (pci = 0; pci < ira_pressure_classes_num; pci++)
3551 : : {
3552 : 0 : cl = ira_pressure_classes[pci];
3553 : 0 : group->limits[pci].pressure = curr_reg_pressure[cl];
3554 : 0 : group->limits[pci].point = 0;
3555 : : }
3556 : : /* Use index model_num_insns to record the state after the last
3557 : : instruction in the model schedule. */
3558 : 0 : group->model = XNEWVEC (struct model_pressure_data,
3559 : : (model_num_insns + 1) * ira_pressure_classes_num);
3560 : 0 : }
3561 : :
3562 : : /* Record that MODEL_REF_PRESSURE (GROUP, POINT, PCI) is PRESSURE.
3563 : : Update the maximum pressure for the whole schedule. */
3564 : :
3565 : : static void
3566 : 0 : model_record_pressure (struct model_pressure_group *group,
3567 : : int point, int pci, int pressure)
3568 : : {
3569 : 0 : MODEL_REF_PRESSURE (group, point, pci) = pressure;
3570 : 0 : if (group->limits[pci].pressure < pressure)
3571 : : {
3572 : 0 : group->limits[pci].pressure = pressure;
3573 : 0 : group->limits[pci].point = point;
3574 : : }
3575 : 0 : }
3576 : :
3577 : : /* INSN has just been added to the end of the model schedule. Record its
3578 : : register-pressure information. */
3579 : :
3580 : : static void
3581 : 0 : model_record_pressures (struct model_insn_info *insn)
3582 : : {
3583 : 0 : struct reg_pressure_data *reg_pressure;
3584 : 0 : int point, pci, cl, delta;
3585 : 0 : int death[N_REG_CLASSES];
3586 : :
3587 : 0 : point = model_index (insn->insn);
3588 : 0 : if (sched_verbose >= 2)
3589 : : {
3590 : 0 : if (point == 0)
3591 : : {
3592 : 0 : fprintf (sched_dump, "\n;;\tModel schedule:\n;;\n");
3593 : 0 : fprintf (sched_dump, ";;\t| idx insn | mpri hght dpth prio |\n");
3594 : : }
3595 : 0 : fprintf (sched_dump, ";;\t| %3d %4d | %4d %4d %4d %4d | %-30s ",
3596 : : point, INSN_UID (insn->insn), insn->model_priority,
3597 : 0 : insn->depth + insn->alap, insn->depth,
3598 : 0 : INSN_PRIORITY (insn->insn),
3599 : 0 : str_pattern_slim (PATTERN (insn->insn)));
3600 : : }
3601 : 0 : calculate_reg_deaths (insn->insn, death);
3602 : 0 : reg_pressure = INSN_REG_PRESSURE (insn->insn);
3603 : 0 : for (pci = 0; pci < ira_pressure_classes_num; pci++)
3604 : : {
3605 : 0 : cl = ira_pressure_classes[pci];
3606 : 0 : delta = reg_pressure[pci].set_increase - death[cl];
3607 : 0 : if (sched_verbose >= 2)
3608 : 0 : fprintf (sched_dump, " %s:[%d,%+d]", reg_class_names[cl],
3609 : : curr_reg_pressure[cl], delta);
3610 : 0 : model_record_pressure (&model_before_pressure, point, pci,
3611 : : curr_reg_pressure[cl]);
3612 : : }
3613 : 0 : if (sched_verbose >= 2)
3614 : 0 : fprintf (sched_dump, "\n");
3615 : 0 : }
3616 : :
3617 : : /* All instructions have been added to the model schedule. Record the
3618 : : final register pressure in GROUP and set up all MODEL_MAX_PRESSUREs. */
3619 : :
3620 : : static void
3621 : 0 : model_record_final_pressures (struct model_pressure_group *group)
3622 : : {
3623 : 0 : int point, pci, max_pressure, ref_pressure, cl;
3624 : :
3625 : 0 : for (pci = 0; pci < ira_pressure_classes_num; pci++)
3626 : : {
3627 : : /* Record the final pressure for this class. */
3628 : 0 : cl = ira_pressure_classes[pci];
3629 : 0 : point = model_num_insns;
3630 : 0 : ref_pressure = curr_reg_pressure[cl];
3631 : 0 : model_record_pressure (group, point, pci, ref_pressure);
3632 : :
3633 : : /* Record the original maximum pressure. */
3634 : 0 : group->limits[pci].orig_pressure = group->limits[pci].pressure;
3635 : :
3636 : : /* Update the MODEL_MAX_PRESSURE for every point of the schedule. */
3637 : 0 : max_pressure = ref_pressure;
3638 : 0 : MODEL_MAX_PRESSURE (group, point, pci) = max_pressure;
3639 : 0 : while (point > 0)
3640 : : {
3641 : 0 : point--;
3642 : 0 : ref_pressure = MODEL_REF_PRESSURE (group, point, pci);
3643 : 0 : max_pressure = MAX (max_pressure, ref_pressure);
3644 : 0 : MODEL_MAX_PRESSURE (group, point, pci) = max_pressure;
3645 : : }
3646 : : }
3647 : 0 : }
3648 : :
3649 : : /* Update all successors of INSN, given that INSN has just been scheduled. */
3650 : :
3651 : : static void
3652 : 0 : model_add_successors_to_worklist (struct model_insn_info *insn)
3653 : : {
3654 : 0 : sd_iterator_def sd_it;
3655 : 0 : struct model_insn_info *con;
3656 : 0 : dep_t dep;
3657 : :
3658 : 0 : FOR_EACH_DEP (insn->insn, SD_LIST_FORW, sd_it, dep)
3659 : : {
3660 : 0 : con = MODEL_INSN_INFO (DEP_CON (dep));
3661 : : /* Ignore debug instructions, and instructions from other blocks. */
3662 : 0 : if (con->insn)
3663 : : {
3664 : 0 : con->unscheduled_preds--;
3665 : :
3666 : : /* Update the depth field of each true-dependent successor.
3667 : : Increasing the depth gives them a higher priority than
3668 : : before. */
3669 : 0 : if (DEP_TYPE (dep) == REG_DEP_TRUE && con->depth < insn->depth + 1)
3670 : : {
3671 : 0 : con->depth = insn->depth + 1;
3672 : 0 : if (QUEUE_INDEX (con->insn) == QUEUE_READY)
3673 : 0 : model_promote_insn (con);
3674 : : }
3675 : :
3676 : : /* If this is a true dependency, or if there are no remaining
3677 : : dependencies for CON (meaning that CON only had non-true
3678 : : dependencies), make sure that CON is on the worklist.
3679 : : We don't bother otherwise because it would tend to fill the
3680 : : worklist with a lot of low-priority instructions that are not
3681 : : yet ready to issue. */
3682 : 0 : if ((con->depth > 0 || con->unscheduled_preds == 0)
3683 : 0 : && QUEUE_INDEX (con->insn) == QUEUE_NOWHERE)
3684 : 0 : model_add_to_worklist (con, insn, insn->next);
3685 : : }
3686 : : }
3687 : 0 : }
3688 : :
3689 : : /* Give INSN a higher priority than any current instruction, then give
3690 : : unscheduled predecessors of INSN a higher priority still. If any of
3691 : : those predecessors are not on the model worklist, do the same for its
3692 : : predecessors, and so on. */
3693 : :
3694 : : static void
3695 : 0 : model_promote_predecessors (struct model_insn_info *insn)
3696 : : {
3697 : 0 : struct model_insn_info *pro, *first;
3698 : 0 : sd_iterator_def sd_it;
3699 : 0 : dep_t dep;
3700 : :
3701 : 0 : if (sched_verbose >= 7)
3702 : 0 : fprintf (sched_dump, ";;\t+--- priority of %d = %d, priority of",
3703 : 0 : INSN_UID (insn->insn), model_next_priority);
3704 : 0 : insn->model_priority = model_next_priority++;
3705 : 0 : model_remove_from_worklist (insn);
3706 : 0 : model_add_to_worklist_at (insn, NULL);
3707 : :
3708 : 0 : first = NULL;
3709 : 0 : for (;;)
3710 : : {
3711 : 0 : FOR_EACH_DEP (insn->insn, SD_LIST_HARD_BACK, sd_it, dep)
3712 : : {
3713 : 0 : pro = MODEL_INSN_INFO (DEP_PRO (dep));
3714 : : /* The first test is to ignore debug instructions, and instructions
3715 : : from other blocks. */
3716 : 0 : if (pro->insn
3717 : 0 : && pro->model_priority != model_next_priority
3718 : 0 : && QUEUE_INDEX (pro->insn) != QUEUE_SCHEDULED)
3719 : : {
3720 : 0 : pro->model_priority = model_next_priority;
3721 : 0 : if (sched_verbose >= 7)
3722 : 0 : fprintf (sched_dump, " %d", INSN_UID (pro->insn));
3723 : 0 : if (QUEUE_INDEX (pro->insn) == QUEUE_READY)
3724 : : {
3725 : : /* PRO is already in the worklist, but it now has
3726 : : a higher priority than before. Move it at the
3727 : : appropriate place. */
3728 : 0 : model_remove_from_worklist (pro);
3729 : 0 : model_add_to_worklist (pro, NULL, model_worklist);
3730 : : }
3731 : : else
3732 : : {
3733 : : /* PRO isn't in the worklist. Recursively process
3734 : : its predecessors until we find one that is. */
3735 : 0 : pro->next = first;
3736 : 0 : first = pro;
3737 : : }
3738 : : }
3739 : : }
3740 : 0 : if (!first)
3741 : : break;
3742 : 0 : insn = first;
3743 : 0 : first = insn->next;
3744 : : }
3745 : 0 : if (sched_verbose >= 7)
3746 : 0 : fprintf (sched_dump, " = %d\n", model_next_priority);
3747 : 0 : model_next_priority++;
3748 : 0 : }
3749 : :
3750 : : /* Pick one instruction from model_worklist and process it. */
3751 : :
3752 : : static void
3753 : 0 : model_choose_insn (void)
3754 : : {
3755 : 0 : struct model_insn_info *insn, *fallback;
3756 : 0 : int count;
3757 : :
3758 : 0 : if (sched_verbose >= 7)
3759 : : {
3760 : 0 : fprintf (sched_dump, ";;\t+--- worklist:\n");
3761 : 0 : insn = model_worklist;
3762 : 0 : count = param_max_sched_ready_insns;
3763 : 0 : while (count > 0 && insn)
3764 : : {
3765 : 0 : fprintf (sched_dump, ";;\t+--- %d [%d, %d, %d, %d][%d]\n",
3766 : : INSN_UID (insn->insn), insn->model_priority,
3767 : 0 : insn->depth + insn->alap, insn->depth,
3768 : 0 : INSN_PRIORITY (insn->insn), insn->unscheduled_preds);
3769 : 0 : count--;
3770 : 0 : insn = insn->next;
3771 : : }
3772 : : }
3773 : :
3774 : : /* Look for a ready instruction whose model_classify_priority is zero
3775 : : or negative, picking the highest-priority one. Adding such an
3776 : : instruction to the schedule now should do no harm, and may actually
3777 : : do some good.
3778 : :
3779 : : Failing that, see whether there is an instruction with the highest
3780 : : extant model_priority that is not yet ready, but which would reduce
3781 : : pressure if it became ready. This is designed to catch cases like:
3782 : :
3783 : : (set (mem (reg R1)) (reg R2))
3784 : :
3785 : : where the instruction is the last remaining use of R1 and where the
3786 : : value of R2 is not yet available (or vice versa). The death of R1
3787 : : means that this instruction already reduces pressure. It is of
3788 : : course possible that the computation of R2 involves other registers
3789 : : that are hard to kill, but such cases are rare enough for this
3790 : : heuristic to be a win in general.
3791 : :
3792 : : Failing that, just pick the highest-priority instruction in the
3793 : : worklist. */
3794 : 0 : count = param_max_sched_ready_insns;
3795 : 0 : insn = model_worklist;
3796 : 0 : fallback = 0;
3797 : 0 : for (;;)
3798 : : {
3799 : 0 : if (count == 0 || !insn)
3800 : : {
3801 : 0 : insn = fallback ? fallback : model_worklist;
3802 : : break;
3803 : : }
3804 : 0 : if (insn->unscheduled_preds)
3805 : : {
3806 : 0 : if (model_worklist->model_priority == insn->model_priority
3807 : 0 : && !fallback
3808 : 0 : && model_classify_pressure (insn) < 0)
3809 : : fallback = insn;
3810 : : }
3811 : : else
3812 : : {
3813 : 0 : if (model_classify_pressure (insn) <= 0)
3814 : : break;
3815 : : }
3816 : 0 : count--;
3817 : 0 : insn = insn->next;
3818 : : }
3819 : :
3820 : 0 : if (sched_verbose >= 7 && insn != model_worklist)
3821 : : {
3822 : 0 : if (insn->unscheduled_preds)
3823 : 0 : fprintf (sched_dump, ";;\t+--- promoting insn %d, with dependencies\n",
3824 : 0 : INSN_UID (insn->insn));
3825 : : else
3826 : 0 : fprintf (sched_dump, ";;\t+--- promoting insn %d, which is ready\n",
3827 : 0 : INSN_UID (insn->insn));
3828 : : }
3829 : 0 : if (insn->unscheduled_preds)
3830 : : /* INSN isn't yet ready to issue. Give all its predecessors the
3831 : : highest priority. */
3832 : 0 : model_promote_predecessors (insn);
3833 : : else
3834 : : {
3835 : : /* INSN is ready. Add it to the end of model_schedule and
3836 : : process its successors. */
3837 : 0 : model_add_successors_to_worklist (insn);
3838 : 0 : model_remove_from_worklist (insn);
3839 : 0 : model_add_to_schedule (insn->insn);
3840 : 0 : model_record_pressures (insn);
3841 : 0 : update_register_pressure (insn->insn);
3842 : : }
3843 : 0 : }
3844 : :
3845 : : /* Restore all QUEUE_INDEXs to the values that they had before
3846 : : model_start_schedule was called. */
3847 : :
3848 : : static void
3849 : 0 : model_reset_queue_indices (void)
3850 : : {
3851 : 0 : unsigned int i;
3852 : 0 : rtx_insn *insn;
3853 : :
3854 : 0 : FOR_EACH_VEC_ELT (model_schedule, i, insn)
3855 : 0 : QUEUE_INDEX (insn) = MODEL_INSN_INFO (insn)->old_queue;
3856 : 0 : }
3857 : :
3858 : : /* We have calculated the model schedule and spill costs. Print a summary
3859 : : to sched_dump. */
3860 : :
3861 : : static void
3862 : 0 : model_dump_pressure_summary (basic_block bb)
3863 : : {
3864 : 0 : int pci, cl;
3865 : :
3866 : 0 : fprintf (sched_dump, ";; Pressure summary (bb %d):", bb->index);
3867 : 0 : for (pci = 0; pci < ira_pressure_classes_num; pci++)
3868 : : {
3869 : 0 : cl = ira_pressure_classes[pci];
3870 : 0 : fprintf (sched_dump, " %s:%d", reg_class_names[cl],
3871 : : model_before_pressure.limits[pci].pressure);
3872 : : }
3873 : 0 : fprintf (sched_dump, "\n\n");
3874 : 0 : }
3875 : :
3876 : : /* Initialize the SCHED_PRESSURE_MODEL information for the current
3877 : : scheduling region. */
3878 : :
3879 : : static void
3880 : 0 : model_start_schedule (basic_block bb)
3881 : : {
3882 : 0 : model_next_priority = 1;
3883 : 0 : model_schedule.create (sched_max_luid);
3884 : 0 : model_insns = XCNEWVEC (struct model_insn_info, sched_max_luid);
3885 : :
3886 : 0 : gcc_assert (bb == BLOCK_FOR_INSN (NEXT_INSN (current_sched_info->prev_head)));
3887 : 0 : initiate_reg_pressure_info (df_get_live_in (bb));
3888 : :
3889 : 0 : model_analyze_insns ();
3890 : 0 : model_init_pressure_group (&model_before_pressure);
3891 : 0 : while (model_worklist)
3892 : 0 : model_choose_insn ();
3893 : 0 : gcc_assert (model_num_insns == (int) model_schedule.length ());
3894 : 0 : if (sched_verbose >= 2)
3895 : 0 : fprintf (sched_dump, "\n");
3896 : :
3897 : 0 : model_record_final_pressures (&model_before_pressure);
3898 : 0 : model_reset_queue_indices ();
3899 : :
3900 : 0 : XDELETEVEC (model_insns);
3901 : :
3902 : 0 : model_curr_point = 0;
3903 : 0 : initiate_reg_pressure_info (df_get_live_in (bb));
3904 : 0 : if (sched_verbose >= 1)
3905 : 0 : model_dump_pressure_summary (bb);
3906 : 0 : }
3907 : :
3908 : : /* Free the information associated with GROUP. */
3909 : :
3910 : : static void
3911 : 0 : model_finalize_pressure_group (struct model_pressure_group *group)
3912 : : {
3913 : 0 : XDELETEVEC (group->model);
3914 : 0 : }
3915 : :
3916 : : /* Free the information created by model_start_schedule. */
3917 : :
3918 : : static void
3919 : 0 : model_end_schedule (void)
3920 : : {
3921 : 0 : model_finalize_pressure_group (&model_before_pressure);
3922 : 0 : model_schedule.release ();
3923 : 0 : }
3924 : :
3925 : : /* Prepare reg pressure scheduling for basic block BB. */
3926 : : static void
3927 : 757 : sched_pressure_start_bb (basic_block bb)
3928 : : {
3929 : : /* Set the number of available registers for each class taking into account
3930 : : relative probability of current basic block versus function prologue and
3931 : : epilogue.
3932 : : * If the basic block executes much more often than the prologue/epilogue
3933 : : (e.g., inside a hot loop), then cost of spill in the prologue is close to
3934 : : nil, so the effective number of available registers is
3935 : : (ira_class_hard_regs_num[cl] - fixed_regs_num[cl] - 0).
3936 : : * If the basic block executes as often as the prologue/epilogue,
3937 : : then spill in the block is as costly as in the prologue, so the effective
3938 : : number of available registers is
3939 : : (ira_class_hard_regs_num[cl] - fixed_regs_num[cl]
3940 : : - call_saved_regs_num[cl]).
3941 : : Note that all-else-equal, we prefer to spill in the prologue, since that
3942 : : allows "extra" registers for other basic blocks of the function.
3943 : : * If the basic block is on the cold path of the function and executes
3944 : : rarely, then we should always prefer to spill in the block, rather than
3945 : : in the prologue/epilogue. The effective number of available register is
3946 : : (ira_class_hard_regs_num[cl] - fixed_regs_num[cl]
3947 : : - call_saved_regs_num[cl]). */
3948 : 757 : {
3949 : 757 : int i;
3950 : 757 : int entry_freq = ENTRY_BLOCK_PTR_FOR_FN (cfun)->count.to_frequency (cfun);
3951 : 757 : int bb_freq = bb->count.to_frequency (cfun);
3952 : :
3953 : 757 : if (bb_freq == 0)
3954 : : {
3955 : 124 : if (entry_freq == 0)
3956 : : entry_freq = bb_freq = 1;
3957 : : }
3958 : 757 : if (bb_freq < entry_freq)
3959 : : bb_freq = entry_freq;
3960 : :
3961 : 3789 : for (i = 0; i < ira_pressure_classes_num; ++i)
3962 : : {
3963 : 3032 : enum reg_class cl = ira_pressure_classes[i];
3964 : 3032 : sched_class_regs_num[cl] = ira_class_hard_regs_num[cl]
3965 : 3032 : - fixed_regs_num[cl];
3966 : 3032 : sched_class_regs_num[cl]
3967 : 3032 : -= (call_saved_regs_num[cl] * entry_freq) / bb_freq;
3968 : : }
3969 : : }
3970 : :
3971 : 757 : if (sched_pressure == SCHED_PRESSURE_MODEL)
3972 : 0 : model_start_schedule (bb);
3973 : 757 : }
3974 : :
3975 : : /* A structure that holds local state for the loop in schedule_block. */
3976 : : struct sched_block_state
3977 : : {
3978 : : /* True if no real insns have been scheduled in the current cycle. */
3979 : : bool first_cycle_insn_p;
3980 : : /* True if a shadow insn has been scheduled in the current cycle, which
3981 : : means that no more normal insns can be issued. */
3982 : : bool shadows_only_p;
3983 : : /* True if we're winding down a modulo schedule, which means that we only
3984 : : issue insns with INSN_EXACT_TICK set. */
3985 : : bool modulo_epilogue;
3986 : : /* Initialized with the machine's issue rate every cycle, and updated
3987 : : by calls to the variable_issue hook. */
3988 : : int can_issue_more;
3989 : : };
3990 : :
3991 : : /* INSN is the "currently executing insn". Launch each insn which was
3992 : : waiting on INSN. READY is the ready list which contains the insns
3993 : : that are ready to fire. CLOCK is the current cycle. The function
3994 : : returns necessary cycle advance after issuing the insn (it is not
3995 : : zero for insns in a schedule group). */
3996 : :
3997 : : static int
3998 : 96130244 : schedule_insn (rtx_insn *insn)
3999 : : {
4000 : 96130244 : sd_iterator_def sd_it;
4001 : 96130244 : dep_t dep;
4002 : 96130244 : int i;
4003 : 96130244 : int advance = 0;
4004 : :
4005 : 96130244 : if (sched_verbose >= 1)
4006 : : {
4007 : 1006 : struct reg_pressure_data *pressure_info;
4008 : 1006 : fprintf (sched_dump, ";;\t%3i--> %s %-40s:",
4009 : 1006 : clock_var, (*current_sched_info->print_insn) (insn, 1),
4010 : 1006 : str_pattern_slim (PATTERN (insn)));
4011 : :
4012 : 1006 : if (recog_memoized (insn) < 0)
4013 : 144 : fprintf (sched_dump, "nothing");
4014 : : else
4015 : 862 : print_reservation (sched_dump, insn);
4016 : 1006 : pressure_info = INSN_REG_PRESSURE (insn);
4017 : 1006 : if (pressure_info != NULL)
4018 : : {
4019 : 0 : fputc (':', sched_dump);
4020 : 0 : for (i = 0; i < ira_pressure_classes_num; i++)
4021 : 0 : fprintf (sched_dump, "%s%s%+d(%d)",
4022 : 0 : scheduled_insns.length () > 1
4023 : 0 : && INSN_LUID (insn)
4024 : 0 : < INSN_LUID (scheduled_insns[scheduled_insns.length () - 2]) ? "@" : "",
4025 : 0 : reg_class_names[ira_pressure_classes[i]],
4026 : 0 : pressure_info[i].set_increase, pressure_info[i].change);
4027 : : }
4028 : 1006 : if (sched_pressure == SCHED_PRESSURE_MODEL
4029 : 0 : && model_curr_point < model_num_insns
4030 : 1006 : && model_index (insn) == model_curr_point)
4031 : 0 : fprintf (sched_dump, ":model %d", model_curr_point);
4032 : 1006 : fputc ('\n', sched_dump);
4033 : : }
4034 : :
4035 : 96130244 : if (sched_pressure == SCHED_PRESSURE_WEIGHTED && !DEBUG_INSN_P (insn))
4036 : 4257 : update_reg_and_insn_max_reg_pressure (insn);
4037 : :
4038 : : /* Scheduling instruction should have all its dependencies resolved and
4039 : : should have been removed from the ready list. */
4040 : 96130244 : gcc_assert (sd_lists_empty_p (insn, SD_LIST_HARD_BACK));
4041 : :
4042 : : /* Reset debug insns invalidated by moving this insn. */
4043 : 96130244 : if (MAY_HAVE_DEBUG_BIND_INSNS && !DEBUG_INSN_P (insn))
4044 : 38701232 : for (sd_it = sd_iterator_start (insn, SD_LIST_BACK);
4045 : 39158531 : sd_iterator_cond (&sd_it, &dep);)
4046 : : {
4047 : 457299 : rtx_insn *dbg = DEP_PRO (dep);
4048 : 457299 : struct reg_use_data *use, *next;
4049 : :
4050 : 457299 : if (DEP_STATUS (dep) & DEP_CANCELLED)
4051 : : {
4052 : 367973 : sd_iterator_next (&sd_it);
4053 : 367973 : continue;
4054 : : }
4055 : :
4056 : 89326 : gcc_assert (DEBUG_BIND_INSN_P (dbg));
4057 : :
4058 : 89326 : if (sched_verbose >= 6)
4059 : 0 : fprintf (sched_dump, ";;\t\tresetting: debug insn %d\n",
4060 : 0 : INSN_UID (dbg));
4061 : :
4062 : : /* ??? Rather than resetting the debug insn, we might be able
4063 : : to emit a debug temp before the just-scheduled insn, but
4064 : : this would involve checking that the expression at the
4065 : : point of the debug insn is equivalent to the expression
4066 : : before the just-scheduled insn. They might not be: the
4067 : : expression in the debug insn may depend on other insns not
4068 : : yet scheduled that set MEMs, REGs or even other debug
4069 : : insns. It's not clear that attempting to preserve debug
4070 : : information in these cases is worth the effort, given how
4071 : : uncommon these resets are and the likelihood that the debug
4072 : : temps introduced won't survive the schedule change. */
4073 : 89326 : INSN_VAR_LOCATION_LOC (dbg) = gen_rtx_UNKNOWN_VAR_LOC ();
4074 : 89326 : df_insn_rescan (dbg);
4075 : :
4076 : : /* Unknown location doesn't use any registers. */
4077 : 89326 : for (use = INSN_REG_USE_LIST (dbg); use != NULL; use = next)
4078 : : {
4079 : : struct reg_use_data *prev = use;
4080 : :
4081 : : /* Remove use from the cyclic next_regno_use chain first. */
4082 : 0 : while (prev->next_regno_use != use)
4083 : : prev = prev->next_regno_use;
4084 : 0 : prev->next_regno_use = use->next_regno_use;
4085 : 0 : next = use->next_insn_use;
4086 : 0 : free (use);
4087 : : }
4088 : 89326 : INSN_REG_USE_LIST (dbg) = NULL;
4089 : :
4090 : : /* We delete rather than resolve these deps, otherwise we
4091 : : crash in sched_free_deps(), because forward deps are
4092 : : expected to be released before backward deps. */
4093 : 89326 : sd_delete_dep (sd_it);
4094 : : }
4095 : :
4096 : 96130244 : gcc_assert (QUEUE_INDEX (insn) == QUEUE_NOWHERE);
4097 : 96130244 : QUEUE_INDEX (insn) = QUEUE_SCHEDULED;
4098 : :
4099 : 96130244 : if (sched_pressure == SCHED_PRESSURE_MODEL
4100 : 0 : && model_curr_point < model_num_insns
4101 : 0 : && NONDEBUG_INSN_P (insn))
4102 : : {
4103 : 0 : if (model_index (insn) == model_curr_point)
4104 : 0 : do
4105 : 0 : model_curr_point++;
4106 : : while (model_curr_point < model_num_insns
4107 : 0 : && (QUEUE_INDEX (MODEL_INSN (model_curr_point))
4108 : : == QUEUE_SCHEDULED));
4109 : : else
4110 : 0 : model_recompute (insn);
4111 : 0 : model_update_limit_points ();
4112 : 0 : update_register_pressure (insn);
4113 : 0 : if (sched_verbose >= 2)
4114 : 0 : print_curr_reg_pressure ();
4115 : : }
4116 : :
4117 : 96130244 : gcc_assert (INSN_TICK (insn) >= MIN_TICK);
4118 : 96130244 : if (INSN_TICK (insn) > clock_var)
4119 : : /* INSN has been prematurely moved from the queue to the ready list.
4120 : : This is possible only if following flags are set. */
4121 : 5 : gcc_assert (flag_sched_stalled_insns || sched_fusion);
4122 : :
4123 : : /* ??? Probably, if INSN is scheduled prematurely, we should leave
4124 : : INSN_TICK untouched. This is a machine-dependent issue, actually. */
4125 : 96130244 : INSN_TICK (insn) = clock_var;
4126 : :
4127 : 96130244 : check_clobbered_conditions (insn);
4128 : :
4129 : : /* Update dependent instructions. First, see if by scheduling this insn
4130 : : now we broke a dependence in a way that requires us to change another
4131 : : insn. */
4132 : 96130244 : for (sd_it = sd_iterator_start (insn, SD_LIST_SPEC_BACK);
4133 : 96639585 : sd_iterator_cond (&sd_it, &dep); sd_iterator_next (&sd_it))
4134 : : {
4135 : 509341 : struct dep_replacement *desc = DEP_REPLACE (dep);
4136 : 509341 : rtx_insn *pro = DEP_PRO (dep);
4137 : 509341 : if (QUEUE_INDEX (pro) != QUEUE_SCHEDULED
4138 : 509341 : && desc != NULL && desc->insn == pro)
4139 : 481251 : apply_replacement (dep, false);
4140 : : }
4141 : :
4142 : : /* Go through and resolve forward dependencies. */
4143 : 96130244 : for (sd_it = sd_iterator_start (insn, SD_LIST_FORW);
4144 : 288890501 : sd_iterator_cond (&sd_it, &dep);)
4145 : : {
4146 : 192760257 : rtx_insn *next = DEP_CON (dep);
4147 : 192760257 : bool cancelled = (DEP_STATUS (dep) & DEP_CANCELLED) != 0;
4148 : :
4149 : : /* Resolve the dependence between INSN and NEXT.
4150 : : sd_resolve_dep () moves current dep to another list thus
4151 : : advancing the iterator. */
4152 : 192760257 : sd_resolve_dep (sd_it);
4153 : :
4154 : 192760257 : if (cancelled)
4155 : : {
4156 : 786627 : if (must_restore_pattern_p (next, dep))
4157 : 64672 : restore_pattern (dep, false);
4158 : 786627 : continue;
4159 : : }
4160 : :
4161 : : /* Don't bother trying to mark next as ready if insn is a debug
4162 : : insn. If insn is the last hard dependency, it will have
4163 : : already been discounted. */
4164 : 191973630 : if (DEBUG_INSN_P (insn) && !DEBUG_INSN_P (next))
4165 : 4093937 : continue;
4166 : :
4167 : 187879693 : if (!IS_SPECULATION_BRANCHY_CHECK_P (insn))
4168 : : {
4169 : 187879693 : int effective_cost;
4170 : :
4171 : 187879693 : effective_cost = try_ready (next);
4172 : :
4173 : 187879693 : if (effective_cost >= 0
4174 : 18657391 : && SCHED_GROUP_P (next)
4175 : 187879693 : && advance < effective_cost)
4176 : 192760257 : advance = effective_cost;
4177 : : }
4178 : : else
4179 : : /* Check always has only one forward dependence (to the first insn in
4180 : : the recovery block), therefore, this will be executed only once. */
4181 : : {
4182 : 0 : gcc_assert (sd_lists_empty_p (insn, SD_LIST_FORW));
4183 : 0 : fix_recovery_deps (RECOVERY_BLOCK (insn));
4184 : : }
4185 : : }
4186 : :
4187 : : /* Annotate the instruction with issue information -- TImode
4188 : : indicates that the instruction is expected not to be able
4189 : : to issue on the same cycle as the previous insn. A machine
4190 : : may use this information to decide how the instruction should
4191 : : be aligned. */
4192 : 96130244 : if (issue_rate > 1
4193 : 96129278 : && GET_CODE (PATTERN (insn)) != USE
4194 : 95428064 : && GET_CODE (PATTERN (insn)) != CLOBBER
4195 : 191477915 : && !DEBUG_INSN_P (insn))
4196 : : {
4197 : 55688908 : if (reload_completed)
4198 : 88925247 : PUT_MODE (insn, clock_var > last_clock_var ? TImode : VOIDmode);
4199 : 55688908 : last_clock_var = clock_var;
4200 : : }
4201 : :
4202 : 96130244 : if (nonscheduled_insns_begin != NULL_RTX)
4203 : : /* Indicate to debug counters that INSN is scheduled. */
4204 : 0 : nonscheduled_insns_begin = insn;
4205 : :
4206 : 96130244 : return advance;
4207 : : }
4208 : :
4209 : : /* Functions for handling of notes. */
4210 : :
4211 : : /* Add note list that ends on FROM_END to the end of TO_ENDP. */
4212 : : void
4213 : 48 : concat_note_lists (rtx_insn *from_end, rtx_insn **to_endp)
4214 : : {
4215 : 48 : rtx_insn *from_start;
4216 : :
4217 : : /* It's easy when have nothing to concat. */
4218 : 48 : if (from_end == NULL)
4219 : : return;
4220 : :
4221 : : /* It's also easy when destination is empty. */
4222 : 0 : if (*to_endp == NULL)
4223 : : {
4224 : 0 : *to_endp = from_end;
4225 : 0 : return;
4226 : : }
4227 : :
4228 : : from_start = from_end;
4229 : 0 : while (PREV_INSN (from_start) != NULL)
4230 : : from_start = PREV_INSN (from_start);
4231 : :
4232 : 0 : SET_PREV_INSN (from_start) = *to_endp;
4233 : 0 : SET_NEXT_INSN (*to_endp) = from_start;
4234 : 0 : *to_endp = from_end;
4235 : : }
4236 : :
4237 : : /* Delete notes between HEAD and TAIL and put them in the chain
4238 : : of notes ended by NOTE_LIST. */
4239 : : void
4240 : 9491804 : remove_notes (rtx_insn *head, rtx_insn *tail)
4241 : : {
4242 : 9491804 : rtx_insn *next_tail, *insn, *next;
4243 : :
4244 : 9491804 : note_list = 0;
4245 : 9491804 : if (head == tail && !INSN_P (head))
4246 : : return;
4247 : :
4248 : 9491772 : next_tail = NEXT_INSN (tail);
4249 : 120692136 : for (insn = head; insn != next_tail; insn = next)
4250 : : {
4251 : 101708592 : next = NEXT_INSN (insn);
4252 : 101708592 : if (!NOTE_P (insn))
4253 : 96134840 : continue;
4254 : :
4255 : 5573752 : switch (NOTE_KIND (insn))
4256 : : {
4257 : 1144 : case NOTE_INSN_BASIC_BLOCK:
4258 : 1144 : continue;
4259 : :
4260 : 890354 : case NOTE_INSN_EPILOGUE_BEG:
4261 : 890354 : if (insn != tail)
4262 : : {
4263 : 890354 : remove_insn (insn);
4264 : : /* If an insn was split just before the EPILOGUE_BEG note and
4265 : : that split created new basic blocks, we could have a
4266 : : BASIC_BLOCK note here. Safely advance over it in that case
4267 : : and assert that we land on a real insn. */
4268 : 890354 : if (NOTE_P (next)
4269 : 0 : && NOTE_KIND (next) == NOTE_INSN_BASIC_BLOCK
4270 : 0 : && next != next_tail)
4271 : 0 : next = NEXT_INSN (next);
4272 : 890354 : gcc_assert (INSN_P (next));
4273 : 890354 : add_reg_note (next, REG_SAVE_NOTE,
4274 : : GEN_INT (NOTE_INSN_EPILOGUE_BEG));
4275 : 890354 : break;
4276 : : }
4277 : : /* FALLTHRU */
4278 : :
4279 : 4682254 : default:
4280 : 4682254 : remove_insn (insn);
4281 : :
4282 : : /* Add the note to list that ends at NOTE_LIST. */
4283 : 4682254 : SET_PREV_INSN (insn) = note_list;
4284 : 4682254 : SET_NEXT_INSN (insn) = NULL_RTX;
4285 : 4682254 : if (note_list)
4286 : 2707725 : SET_NEXT_INSN (note_list) = insn;
4287 : 4682254 : note_list = insn;
4288 : 4682254 : break;
4289 : : }
4290 : :
4291 : 5572608 : gcc_assert ((sel_sched_p () || insn != tail) && insn != head);
4292 : : }
4293 : : }
4294 : :
4295 : : /* A structure to record enough data to allow us to backtrack the scheduler to
4296 : : a previous state. */
4297 : : struct haifa_saved_data
4298 : : {
4299 : : /* Next entry on the list. */
4300 : : struct haifa_saved_data *next;
4301 : :
4302 : : /* Backtracking is associated with scheduling insns that have delay slots.
4303 : : DELAY_PAIR points to the structure that contains the insns involved, and
4304 : : the number of cycles between them. */
4305 : : struct delay_pair *delay_pair;
4306 : :
4307 : : /* Data used by the frontend (e.g. sched-ebb or sched-rgn). */
4308 : : void *fe_saved_data;
4309 : : /* Data used by the backend. */
4310 : : void *be_saved_data;
4311 : :
4312 : : /* Copies of global state. */
4313 : : int clock_var, last_clock_var;
4314 : : struct ready_list ready;
4315 : : state_t curr_state;
4316 : :
4317 : : rtx_insn *last_scheduled_insn;
4318 : : rtx_insn *last_nondebug_scheduled_insn;
4319 : : rtx_insn *nonscheduled_insns_begin;
4320 : : int cycle_issued_insns;
4321 : :
4322 : : /* Copies of state used in the inner loop of schedule_block. */
4323 : : struct sched_block_state sched_block;
4324 : :
4325 : : /* We don't need to save q_ptr, as its value is arbitrary and we can set it
4326 : : to 0 when restoring. */
4327 : : int q_size;
4328 : : rtx_insn_list **insn_queue;
4329 : :
4330 : : /* Describe pattern replacements that occurred since this backtrack point
4331 : : was queued. */
4332 : : vec<dep_t> replacement_deps;
4333 : : vec<int> replace_apply;
4334 : :
4335 : : /* A copy of the next-cycle replacement vectors at the time of the backtrack
4336 : : point. */
4337 : : vec<dep_t> next_cycle_deps;
4338 : : vec<int> next_cycle_apply;
4339 : : };
4340 : :
4341 : : /* A record, in reverse order, of all scheduled insns which have delay slots
4342 : : and may require backtracking. */
4343 : : static struct haifa_saved_data *backtrack_queue;
4344 : :
4345 : : /* For every dependency of INSN, set the FEEDS_BACKTRACK_INSN bit according
4346 : : to SET_P. */
4347 : : static void
4348 : 0 : mark_backtrack_feeds (rtx_insn *insn, int set_p)
4349 : : {
4350 : 0 : sd_iterator_def sd_it;
4351 : 0 : dep_t dep;
4352 : 0 : FOR_EACH_DEP (insn, SD_LIST_HARD_BACK, sd_it, dep)
4353 : : {
4354 : 0 : FEEDS_BACKTRACK_INSN (DEP_PRO (dep)) = set_p;
4355 : : }
4356 : 0 : }
4357 : :
4358 : : /* Save the current scheduler state so that we can backtrack to it
4359 : : later if necessary. PAIR gives the insns that make it necessary to
4360 : : save this point. SCHED_BLOCK is the local state of schedule_block
4361 : : that need to be saved. */
4362 : : static void
4363 : 0 : save_backtrack_point (struct delay_pair *pair,
4364 : : struct sched_block_state sched_block)
4365 : : {
4366 : 0 : int i;
4367 : 0 : struct haifa_saved_data *save = XNEW (struct haifa_saved_data);
4368 : :
4369 : 0 : save->curr_state = xmalloc (dfa_state_size);
4370 : 0 : memcpy (save->curr_state, curr_state, dfa_state_size);
4371 : :
4372 : 0 : save->ready.first = ready.first;
4373 : 0 : save->ready.n_ready = ready.n_ready;
4374 : 0 : save->ready.n_debug = ready.n_debug;
4375 : 0 : save->ready.veclen = ready.veclen;
4376 : 0 : save->ready.vec = XNEWVEC (rtx_insn *, ready.veclen);
4377 : 0 : memcpy (save->ready.vec, ready.vec, ready.veclen * sizeof (rtx));
4378 : :
4379 : 0 : save->insn_queue = XNEWVEC (rtx_insn_list *, max_insn_queue_index + 1);
4380 : 0 : save->q_size = q_size;
4381 : 0 : for (i = 0; i <= max_insn_queue_index; i++)
4382 : : {
4383 : 0 : int q = NEXT_Q_AFTER (q_ptr, i);
4384 : 0 : save->insn_queue[i] = copy_INSN_LIST (insn_queue[q]);
4385 : : }
4386 : :
4387 : 0 : save->clock_var = clock_var;
4388 : 0 : save->last_clock_var = last_clock_var;
4389 : 0 : save->cycle_issued_insns = cycle_issued_insns;
4390 : 0 : save->last_scheduled_insn = last_scheduled_insn;
4391 : 0 : save->last_nondebug_scheduled_insn = last_nondebug_scheduled_insn;
4392 : 0 : save->nonscheduled_insns_begin = nonscheduled_insns_begin;
4393 : :
4394 : 0 : save->sched_block = sched_block;
4395 : :
4396 : 0 : save->replacement_deps.create (0);
4397 : 0 : save->replace_apply.create (0);
4398 : 0 : save->next_cycle_deps = next_cycle_replace_deps.copy ();
4399 : 0 : save->next_cycle_apply = next_cycle_apply.copy ();
4400 : :
4401 : 0 : if (current_sched_info->save_state)
4402 : 0 : save->fe_saved_data = (*current_sched_info->save_state) ();
4403 : :
4404 : 0 : if (targetm.sched.alloc_sched_context)
4405 : : {
4406 : 0 : save->be_saved_data = targetm.sched.alloc_sched_context ();
4407 : 0 : targetm.sched.init_sched_context (save->be_saved_data, false);
4408 : : }
4409 : : else
4410 : 0 : save->be_saved_data = NULL;
4411 : :
4412 : 0 : save->delay_pair = pair;
4413 : :
4414 : 0 : save->next = backtrack_queue;
4415 : 0 : backtrack_queue = save;
4416 : :
4417 : 0 : while (pair)
4418 : : {
4419 : 0 : mark_backtrack_feeds (pair->i2, 1);
4420 : 0 : INSN_TICK (pair->i2) = INVALID_TICK;
4421 : 0 : INSN_EXACT_TICK (pair->i2) = clock_var + pair_delay (pair);
4422 : 0 : SHADOW_P (pair->i2) = pair->stages == 0;
4423 : 0 : pair = pair->next_same_i1;
4424 : : }
4425 : 0 : }
4426 : :
4427 : : /* Walk the ready list and all queues. If any insns have unresolved backwards
4428 : : dependencies, these must be cancelled deps, broken by predication. Set or
4429 : : clear (depending on SET) the DEP_CANCELLED bit in DEP_STATUS. */
4430 : :
4431 : : static void
4432 : 0 : toggle_cancelled_flags (bool set)
4433 : : {
4434 : 0 : int i;
4435 : 0 : sd_iterator_def sd_it;
4436 : 0 : dep_t dep;
4437 : :
4438 : 0 : if (ready.n_ready > 0)
4439 : : {
4440 : 0 : rtx_insn **first = ready_lastpos (&ready);
4441 : 0 : for (i = 0; i < ready.n_ready; i++)
4442 : 0 : FOR_EACH_DEP (first[i], SD_LIST_BACK, sd_it, dep)
4443 : 0 : if (!DEBUG_INSN_P (DEP_PRO (dep)))
4444 : : {
4445 : 0 : if (set)
4446 : 0 : DEP_STATUS (dep) |= DEP_CANCELLED;
4447 : : else
4448 : 0 : DEP_STATUS (dep) &= ~DEP_CANCELLED;
4449 : : }
4450 : : }
4451 : 0 : for (i = 0; i <= max_insn_queue_index; i++)
4452 : : {
4453 : 0 : int q = NEXT_Q_AFTER (q_ptr, i);
4454 : 0 : rtx_insn_list *link;
4455 : 0 : for (link = insn_queue[q]; link; link = link->next ())
4456 : : {
4457 : 0 : rtx_insn *insn = link->insn ();
4458 : 0 : FOR_EACH_DEP (insn, SD_LIST_BACK, sd_it, dep)
4459 : 0 : if (!DEBUG_INSN_P (DEP_PRO (dep)))
4460 : : {
4461 : 0 : if (set)
4462 : 0 : DEP_STATUS (dep) |= DEP_CANCELLED;
4463 : : else
4464 : 0 : DEP_STATUS (dep) &= ~DEP_CANCELLED;
4465 : : }
4466 : : }
4467 : : }
4468 : 0 : }
4469 : :
4470 : : /* Undo the replacements that have occurred after backtrack point SAVE
4471 : : was placed. */
4472 : : static void
4473 : 0 : undo_replacements_for_backtrack (struct haifa_saved_data *save)
4474 : : {
4475 : 0 : while (!save->replacement_deps.is_empty ())
4476 : : {
4477 : 0 : dep_t dep = save->replacement_deps.pop ();
4478 : 0 : int apply_p = save->replace_apply.pop ();
4479 : :
4480 : 0 : if (apply_p)
4481 : 0 : restore_pattern (dep, true);
4482 : : else
4483 : 0 : apply_replacement (dep, true);
4484 : : }
4485 : 0 : save->replacement_deps.release ();
4486 : 0 : save->replace_apply.release ();
4487 : 0 : }
4488 : :
4489 : : /* Pop entries from the SCHEDULED_INSNS vector up to and including INSN.
4490 : : Restore their dependencies to an unresolved state, and mark them as
4491 : : queued nowhere. */
4492 : :
4493 : : static void
4494 : 0 : unschedule_insns_until (rtx_insn *insn)
4495 : : {
4496 : 0 : auto_vec<rtx_insn *> recompute_vec;
4497 : :
4498 : : /* Make two passes over the insns to be unscheduled. First, we clear out
4499 : : dependencies and other trivial bookkeeping. */
4500 : 0 : for (;;)
4501 : : {
4502 : 0 : rtx_insn *last;
4503 : 0 : sd_iterator_def sd_it;
4504 : 0 : dep_t dep;
4505 : :
4506 : 0 : last = scheduled_insns.pop ();
4507 : :
4508 : : /* This will be changed by restore_backtrack_point if the insn is in
4509 : : any queue. */
4510 : 0 : QUEUE_INDEX (last) = QUEUE_NOWHERE;
4511 : 0 : if (last != insn)
4512 : 0 : INSN_TICK (last) = INVALID_TICK;
4513 : :
4514 : 0 : if (modulo_ii > 0 && INSN_UID (last) < modulo_iter0_max_uid)
4515 : 0 : modulo_insns_scheduled--;
4516 : :
4517 : 0 : for (sd_it = sd_iterator_start (last, SD_LIST_RES_FORW);
4518 : 0 : sd_iterator_cond (&sd_it, &dep);)
4519 : : {
4520 : 0 : rtx_insn *con = DEP_CON (dep);
4521 : 0 : sd_unresolve_dep (sd_it);
4522 : 0 : if (!MUST_RECOMPUTE_SPEC_P (con))
4523 : : {
4524 : 0 : MUST_RECOMPUTE_SPEC_P (con) = 1;
4525 : 0 : recompute_vec.safe_push (con);
4526 : : }
4527 : : }
4528 : :
4529 : 0 : if (last == insn)
4530 : : break;
4531 : 0 : }
4532 : :
4533 : : /* A second pass, to update ready and speculation status for insns
4534 : : depending on the unscheduled ones. The first pass must have
4535 : : popped the scheduled_insns vector up to the point where we
4536 : : restart scheduling, as recompute_todo_spec requires it to be
4537 : : up-to-date. */
4538 : 0 : while (!recompute_vec.is_empty ())
4539 : : {
4540 : 0 : rtx_insn *con;
4541 : :
4542 : 0 : con = recompute_vec.pop ();
4543 : 0 : MUST_RECOMPUTE_SPEC_P (con) = 0;
4544 : 0 : if (!sd_lists_empty_p (con, SD_LIST_HARD_BACK))
4545 : : {
4546 : 0 : TODO_SPEC (con) = HARD_DEP;
4547 : 0 : INSN_TICK (con) = INVALID_TICK;
4548 : 0 : if (PREDICATED_PAT (con) != NULL_RTX)
4549 : 0 : haifa_change_pattern (con, ORIG_PAT (con));
4550 : : }
4551 : 0 : else if (QUEUE_INDEX (con) != QUEUE_SCHEDULED)
4552 : 0 : TODO_SPEC (con) = recompute_todo_spec (con, true);
4553 : : }
4554 : 0 : }
4555 : :
4556 : : /* Restore scheduler state from the topmost entry on the backtracking queue.
4557 : : PSCHED_BLOCK_P points to the local data of schedule_block that we must
4558 : : overwrite with the saved data.
4559 : : The caller must already have called unschedule_insns_until. */
4560 : :
4561 : : static void
4562 : 0 : restore_last_backtrack_point (struct sched_block_state *psched_block)
4563 : : {
4564 : 0 : int i;
4565 : 0 : struct haifa_saved_data *save = backtrack_queue;
4566 : :
4567 : 0 : backtrack_queue = save->next;
4568 : :
4569 : 0 : if (current_sched_info->restore_state)
4570 : 0 : (*current_sched_info->restore_state) (save->fe_saved_data);
4571 : :
4572 : 0 : if (targetm.sched.alloc_sched_context)
4573 : : {
4574 : 0 : targetm.sched.set_sched_context (save->be_saved_data);
4575 : 0 : targetm.sched.free_sched_context (save->be_saved_data);
4576 : : }
4577 : :
4578 : : /* Do this first since it clobbers INSN_TICK of the involved
4579 : : instructions. */
4580 : 0 : undo_replacements_for_backtrack (save);
4581 : :
4582 : : /* Clear the QUEUE_INDEX of everything in the ready list or one
4583 : : of the queues. */
4584 : 0 : if (ready.n_ready > 0)
4585 : : {
4586 : 0 : rtx_insn **first = ready_lastpos (&ready);
4587 : 0 : for (i = 0; i < ready.n_ready; i++)
4588 : : {
4589 : 0 : rtx_insn *insn = first[i];
4590 : 0 : QUEUE_INDEX (insn) = QUEUE_NOWHERE;
4591 : 0 : INSN_TICK (insn) = INVALID_TICK;
4592 : : }
4593 : : }
4594 : 0 : for (i = 0; i <= max_insn_queue_index; i++)
4595 : : {
4596 : 0 : int q = NEXT_Q_AFTER (q_ptr, i);
4597 : :
4598 : 0 : for (rtx_insn_list *link = insn_queue[q]; link; link = link->next ())
4599 : : {
4600 : 0 : rtx_insn *x = link->insn ();
4601 : 0 : QUEUE_INDEX (x) = QUEUE_NOWHERE;
4602 : 0 : INSN_TICK (x) = INVALID_TICK;
4603 : : }
4604 : 0 : free_INSN_LIST_list (&insn_queue[q]);
4605 : : }
4606 : :
4607 : 0 : free (ready.vec);
4608 : 0 : ready = save->ready;
4609 : :
4610 : 0 : if (ready.n_ready > 0)
4611 : : {
4612 : 0 : rtx_insn **first = ready_lastpos (&ready);
4613 : 0 : for (i = 0; i < ready.n_ready; i++)
4614 : : {
4615 : 0 : rtx_insn *insn = first[i];
4616 : 0 : QUEUE_INDEX (insn) = QUEUE_READY;
4617 : 0 : TODO_SPEC (insn) = recompute_todo_spec (insn, true);
4618 : 0 : INSN_TICK (insn) = save->clock_var;
4619 : : }
4620 : : }
4621 : :
4622 : 0 : q_ptr = 0;
4623 : 0 : q_size = save->q_size;
4624 : 0 : for (i = 0; i <= max_insn_queue_index; i++)
4625 : : {
4626 : 0 : int q = NEXT_Q_AFTER (q_ptr, i);
4627 : :
4628 : 0 : insn_queue[q] = save->insn_queue[q];
4629 : :
4630 : 0 : for (rtx_insn_list *link = insn_queue[q]; link; link = link->next ())
4631 : : {
4632 : 0 : rtx_insn *x = link->insn ();
4633 : 0 : QUEUE_INDEX (x) = i;
4634 : 0 : TODO_SPEC (x) = recompute_todo_spec (x, true);
4635 : 0 : INSN_TICK (x) = save->clock_var + i;
4636 : : }
4637 : : }
4638 : 0 : free (save->insn_queue);
4639 : :
4640 : 0 : toggle_cancelled_flags (true);
4641 : :
4642 : 0 : clock_var = save->clock_var;
4643 : 0 : last_clock_var = save->last_clock_var;
4644 : 0 : cycle_issued_insns = save->cycle_issued_insns;
4645 : 0 : last_scheduled_insn = save->last_scheduled_insn;
4646 : 0 : last_nondebug_scheduled_insn = save->last_nondebug_scheduled_insn;
4647 : 0 : nonscheduled_insns_begin = save->nonscheduled_insns_begin;
4648 : :
4649 : 0 : *psched_block = save->sched_block;
4650 : :
4651 : 0 : memcpy (curr_state, save->curr_state, dfa_state_size);
4652 : 0 : free (save->curr_state);
4653 : :
4654 : 0 : mark_backtrack_feeds (save->delay_pair->i2, 0);
4655 : :
4656 : 0 : gcc_assert (next_cycle_replace_deps.is_empty ());
4657 : 0 : next_cycle_replace_deps = save->next_cycle_deps.copy ();
4658 : 0 : next_cycle_apply = save->next_cycle_apply.copy ();
4659 : :
4660 : 0 : free (save);
4661 : :
4662 : 0 : for (save = backtrack_queue; save; save = save->next)
4663 : : {
4664 : 0 : mark_backtrack_feeds (save->delay_pair->i2, 1);
4665 : : }
4666 : 0 : }
4667 : :
4668 : : /* Discard all data associated with the topmost entry in the backtrack
4669 : : queue. If RESET_TICK is false, we just want to free the data. If true,
4670 : : we are doing this because we discovered a reason to backtrack. In the
4671 : : latter case, also reset the INSN_TICK for the shadow insn. */
4672 : : static void
4673 : 0 : free_topmost_backtrack_point (bool reset_tick)
4674 : : {
4675 : 0 : struct haifa_saved_data *save = backtrack_queue;
4676 : 0 : int i;
4677 : :
4678 : 0 : backtrack_queue = save->next;
4679 : :
4680 : 0 : if (reset_tick)
4681 : : {
4682 : 0 : struct delay_pair *pair = save->delay_pair;
4683 : 0 : while (pair)
4684 : : {
4685 : 0 : INSN_TICK (pair->i2) = INVALID_TICK;
4686 : 0 : INSN_EXACT_TICK (pair->i2) = INVALID_TICK;
4687 : 0 : pair = pair->next_same_i1;
4688 : : }
4689 : 0 : undo_replacements_for_backtrack (save);
4690 : : }
4691 : : else
4692 : : {
4693 : 0 : save->replacement_deps.release ();
4694 : 0 : save->replace_apply.release ();
4695 : : }
4696 : :
4697 : 0 : if (targetm.sched.free_sched_context)
4698 : 0 : targetm.sched.free_sched_context (save->be_saved_data);
4699 : 0 : if (current_sched_info->restore_state)
4700 : 0 : free (save->fe_saved_data);
4701 : 0 : for (i = 0; i <= max_insn_queue_index; i++)
4702 : 0 : free_INSN_LIST_list (&save->insn_queue[i]);
4703 : 0 : free (save->insn_queue);
4704 : 0 : free (save->curr_state);
4705 : 0 : free (save->ready.vec);
4706 : 0 : free (save);
4707 : 0 : }
4708 : :
4709 : : /* Free the entire backtrack queue. */
4710 : : static void
4711 : 9490677 : free_backtrack_queue (void)
4712 : : {
4713 : 9490677 : while (backtrack_queue)
4714 : 0 : free_topmost_backtrack_point (false);
4715 : 9490677 : }
4716 : :
4717 : : /* Apply a replacement described by DESC. If IMMEDIATELY is false, we
4718 : : may have to postpone the replacement until the start of the next cycle,
4719 : : at which point we will be called again with IMMEDIATELY true. This is
4720 : : only done for machines which have instruction packets with explicit
4721 : : parallelism however. */
4722 : : static void
4723 : 574013 : apply_replacement (dep_t dep, bool immediately)
4724 : : {
4725 : 574013 : struct dep_replacement *desc = DEP_REPLACE (dep);
4726 : 574013 : if (!immediately && targetm.sched.exposed_pipeline && reload_completed)
4727 : : {
4728 : 0 : next_cycle_replace_deps.safe_push (dep);
4729 : 0 : next_cycle_apply.safe_push (1);
4730 : : }
4731 : : else
4732 : : {
4733 : 574013 : bool success;
4734 : :
4735 : 574013 : if (QUEUE_INDEX (desc->insn) == QUEUE_SCHEDULED)
4736 : : return;
4737 : :
4738 : 574013 : if (sched_verbose >= 5)
4739 : 0 : fprintf (sched_dump, "applying replacement for insn %d\n",
4740 : : INSN_UID (desc->insn));
4741 : :
4742 : 574013 : success = validate_change (desc->insn, desc->loc, desc->newval, 0);
4743 : 574013 : gcc_assert (success);
4744 : :
4745 : 574013 : rtx_insn *insn = DEP_PRO (dep);
4746 : :
4747 : : /* Recompute priority since dependent priorities may have changed. */
4748 : 574013 : priority (insn, true);
4749 : 574013 : update_insn_after_change (desc->insn);
4750 : :
4751 : 574013 : if ((TODO_SPEC (desc->insn) & (HARD_DEP | DEP_POSTPONED)) == 0)
4752 : 283996 : fix_tick_ready (desc->insn);
4753 : :
4754 : 574013 : if (backtrack_queue != NULL)
4755 : : {
4756 : 0 : backtrack_queue->replacement_deps.safe_push (dep);
4757 : 0 : backtrack_queue->replace_apply.safe_push (1);
4758 : : }
4759 : : }
4760 : : }
4761 : :
4762 : : /* We have determined that a pattern involved in DEP must be restored.
4763 : : If IMMEDIATELY is false, we may have to postpone the replacement
4764 : : until the start of the next cycle, at which point we will be called
4765 : : again with IMMEDIATELY true. */
4766 : : static void
4767 : 64672 : restore_pattern (dep_t dep, bool immediately)
4768 : : {
4769 : 64672 : rtx_insn *next = DEP_CON (dep);
4770 : 64672 : int tick = INSN_TICK (next);
4771 : :
4772 : : /* If we already scheduled the insn, the modified version is
4773 : : correct. */
4774 : 64672 : if (QUEUE_INDEX (next) == QUEUE_SCHEDULED)
4775 : : return;
4776 : :
4777 : 64672 : if (!immediately && targetm.sched.exposed_pipeline && reload_completed)
4778 : : {
4779 : 0 : next_cycle_replace_deps.safe_push (dep);
4780 : 0 : next_cycle_apply.safe_push (0);
4781 : 0 : return;
4782 : : }
4783 : :
4784 : :
4785 : 64672 : if (DEP_TYPE (dep) == REG_DEP_CONTROL)
4786 : : {
4787 : 0 : if (sched_verbose >= 5)
4788 : 0 : fprintf (sched_dump, "restoring pattern for insn %d\n",
4789 : : INSN_UID (next));
4790 : 0 : haifa_change_pattern (next, ORIG_PAT (next));
4791 : : }
4792 : : else
4793 : : {
4794 : 64672 : struct dep_replacement *desc = DEP_REPLACE (dep);
4795 : 64672 : bool success;
4796 : :
4797 : 64672 : if (sched_verbose >= 5)
4798 : 0 : fprintf (sched_dump, "restoring pattern for insn %d\n",
4799 : 0 : INSN_UID (desc->insn));
4800 : 64672 : tick = INSN_TICK (desc->insn);
4801 : :
4802 : 64672 : success = validate_change (desc->insn, desc->loc, desc->orig, 0);
4803 : 64672 : gcc_assert (success);
4804 : :
4805 : 64672 : rtx_insn *insn = DEP_PRO (dep);
4806 : :
4807 : 64672 : if (QUEUE_INDEX (insn) != QUEUE_SCHEDULED)
4808 : : {
4809 : : /* Recompute priority since dependent priorities may have changed. */
4810 : 0 : priority (insn, true);
4811 : : }
4812 : :
4813 : 64672 : update_insn_after_change (desc->insn);
4814 : :
4815 : 64672 : if (backtrack_queue != NULL)
4816 : : {
4817 : 0 : backtrack_queue->replacement_deps.safe_push (dep);
4818 : 0 : backtrack_queue->replace_apply.safe_push (0);
4819 : : }
4820 : : }
4821 : 64672 : INSN_TICK (next) = tick;
4822 : 64672 : if (TODO_SPEC (next) == DEP_POSTPONED)
4823 : : return;
4824 : :
4825 : 64672 : if (sd_lists_empty_p (next, SD_LIST_BACK))
4826 : 64672 : TODO_SPEC (next) = 0;
4827 : 0 : else if (!sd_lists_empty_p (next, SD_LIST_HARD_BACK))
4828 : 0 : TODO_SPEC (next) = HARD_DEP;
4829 : : }
4830 : :
4831 : : /* Perform pattern replacements that were queued up until the next
4832 : : cycle. */
4833 : : static void
4834 : 42745034 : perform_replacements_new_cycle (void)
4835 : : {
4836 : 42745034 : int i;
4837 : 42745034 : dep_t dep;
4838 : 42745034 : FOR_EACH_VEC_ELT (next_cycle_replace_deps, i, dep)
4839 : : {
4840 : 0 : int apply_p = next_cycle_apply[i];
4841 : 0 : if (apply_p)
4842 : 0 : apply_replacement (dep, true);
4843 : : else
4844 : 0 : restore_pattern (dep, true);
4845 : : }
4846 : 42745034 : next_cycle_replace_deps.truncate (0);
4847 : 42745034 : next_cycle_apply.truncate (0);
4848 : 42745034 : }
4849 : :
4850 : : /* Compute INSN_TICK_ESTIMATE for INSN. PROCESSED is a bitmap of
4851 : : instructions we've previously encountered, a set bit prevents
4852 : : recursion. BUDGET is a limit on how far ahead we look, it is
4853 : : reduced on recursive calls. Return true if we produced a good
4854 : : estimate, or false if we exceeded the budget. */
4855 : : static bool
4856 : 0 : estimate_insn_tick (bitmap processed, rtx_insn *insn, int budget)
4857 : : {
4858 : 0 : sd_iterator_def sd_it;
4859 : 0 : dep_t dep;
4860 : 0 : int earliest = INSN_TICK (insn);
4861 : :
4862 : 0 : FOR_EACH_DEP (insn, SD_LIST_BACK, sd_it, dep)
4863 : : {
4864 : 0 : rtx_insn *pro = DEP_PRO (dep);
4865 : 0 : int t;
4866 : :
4867 : 0 : if (DEP_STATUS (dep) & DEP_CANCELLED)
4868 : 0 : continue;
4869 : :
4870 : 0 : if (QUEUE_INDEX (pro) == QUEUE_SCHEDULED)
4871 : 0 : gcc_assert (INSN_TICK (pro) + dep_cost (dep) <= INSN_TICK (insn));
4872 : : else
4873 : : {
4874 : 0 : int cost = dep_cost (dep);
4875 : 0 : if (cost >= budget)
4876 : : return false;
4877 : 0 : if (!bitmap_bit_p (processed, INSN_LUID (pro)))
4878 : : {
4879 : 0 : if (!estimate_insn_tick (processed, pro, budget - cost))
4880 : : return false;
4881 : : }
4882 : 0 : gcc_assert (INSN_TICK_ESTIMATE (pro) != INVALID_TICK);
4883 : 0 : t = INSN_TICK_ESTIMATE (pro) + cost;
4884 : 0 : if (earliest == INVALID_TICK || t > earliest)
4885 : 0 : earliest = t;
4886 : : }
4887 : : }
4888 : 0 : bitmap_set_bit (processed, INSN_LUID (insn));
4889 : 0 : INSN_TICK_ESTIMATE (insn) = earliest;
4890 : 0 : return true;
4891 : : }
4892 : :
4893 : : /* Examine the pair of insns in P, and estimate (optimistically, assuming
4894 : : infinite resources) the cycle in which the delayed shadow can be issued.
4895 : : Return the number of cycles that must pass before the real insn can be
4896 : : issued in order to meet this constraint. */
4897 : : static int
4898 : 0 : estimate_shadow_tick (struct delay_pair *p)
4899 : : {
4900 : 0 : auto_bitmap processed;
4901 : 0 : int t;
4902 : 0 : bool cutoff;
4903 : :
4904 : 0 : cutoff = !estimate_insn_tick (processed, p->i2,
4905 : 0 : max_insn_queue_index + pair_delay (p));
4906 : 0 : if (cutoff)
4907 : : return max_insn_queue_index;
4908 : 0 : t = INSN_TICK_ESTIMATE (p->i2) - (clock_var + pair_delay (p) + 1);
4909 : 0 : if (t > 0)
4910 : : return t;
4911 : : return 0;
4912 : 0 : }
4913 : :
4914 : : /* If INSN has no unresolved backwards dependencies, add it to the schedule and
4915 : : recursively resolve all its forward dependencies. */
4916 : : static void
4917 : 0 : resolve_dependencies (rtx_insn *insn)
4918 : : {
4919 : 0 : sd_iterator_def sd_it;
4920 : 0 : dep_t dep;
4921 : :
4922 : : /* Don't use sd_lists_empty_p; it ignores debug insns. */
4923 : 0 : if (DEPS_LIST_FIRST (INSN_HARD_BACK_DEPS (insn)) != NULL
4924 : 0 : || DEPS_LIST_FIRST (INSN_SPEC_BACK_DEPS (insn)) != NULL)
4925 : 0 : return;
4926 : :
4927 : 0 : if (sched_verbose >= 4)
4928 : 0 : fprintf (sched_dump, ";;\tquickly resolving %d\n", INSN_UID (insn));
4929 : :
4930 : 0 : if (QUEUE_INDEX (insn) >= 0)
4931 : 0 : queue_remove (insn);
4932 : :
4933 : 0 : scheduled_insns.safe_push (insn);
4934 : :
4935 : : /* Update dependent instructions. */
4936 : 0 : for (sd_it = sd_iterator_start (insn, SD_LIST_FORW);
4937 : 0 : sd_iterator_cond (&sd_it, &dep);)
4938 : : {
4939 : 0 : rtx_insn *next = DEP_CON (dep);
4940 : :
4941 : 0 : if (sched_verbose >= 4)
4942 : 0 : fprintf (sched_dump, ";;\t\tdep %d against %d\n", INSN_UID (insn),
4943 : 0 : INSN_UID (next));
4944 : :
4945 : : /* Resolve the dependence between INSN and NEXT.
4946 : : sd_resolve_dep () moves current dep to another list thus
4947 : : advancing the iterator. */
4948 : 0 : sd_resolve_dep (sd_it);
4949 : :
4950 : 0 : if (!IS_SPECULATION_BRANCHY_CHECK_P (insn))
4951 : : {
4952 : 0 : resolve_dependencies (next);
4953 : : }
4954 : : else
4955 : : /* Check always has only one forward dependence (to the first insn in
4956 : : the recovery block), therefore, this will be executed only once. */
4957 : : {
4958 : 0 : gcc_assert (sd_lists_empty_p (insn, SD_LIST_FORW));
4959 : : }
4960 : : }
4961 : : }
4962 : :
4963 : :
4964 : : /* Return the head and tail pointers of ebb starting at BEG and ending
4965 : : at END. */
4966 : : void
4967 : 38028161 : get_ebb_head_tail (basic_block beg, basic_block end,
4968 : : rtx_insn **headp, rtx_insn **tailp)
4969 : : {
4970 : 38028161 : rtx_insn *beg_head = BB_HEAD (beg);
4971 : 38028161 : rtx_insn * beg_tail = BB_END (beg);
4972 : 38028161 : rtx_insn * end_head = BB_HEAD (end);
4973 : 38028161 : rtx_insn * end_tail = BB_END (end);
4974 : :
4975 : : /* Don't include any notes or labels at the beginning of the BEG
4976 : : basic block, or notes at the end of the END basic blocks. */
4977 : :
4978 : 38028161 : if (LABEL_P (beg_head))
4979 : 18516284 : beg_head = NEXT_INSN (beg_head);
4980 : :
4981 : 89638352 : while (beg_head != beg_tail)
4982 : 86078348 : if (NOTE_P (beg_head))
4983 : 51610191 : beg_head = NEXT_INSN (beg_head);
4984 : 34468157 : else if (DEBUG_INSN_P (beg_head))
4985 : : {
4986 : 9213726 : rtx_insn * note, *next;
4987 : :
4988 : 9213726 : for (note = NEXT_INSN (beg_head);
4989 : 66238344 : note != beg_tail;
4990 : : note = next)
4991 : : {
4992 : 65957571 : next = NEXT_INSN (note);
4993 : 65957571 : if (NOTE_P (note))
4994 : : {
4995 : 399757 : if (sched_verbose >= 9)
4996 : 0 : fprintf (sched_dump, "reorder %i\n", INSN_UID (note));
4997 : :
4998 : 399757 : reorder_insns_nobb (note, note, PREV_INSN (beg_head));
4999 : :
5000 : 399757 : if (BLOCK_FOR_INSN (note) != beg)
5001 : 0 : df_insn_change_bb (note, beg);
5002 : : }
5003 : 65557814 : else if (!DEBUG_INSN_P (note))
5004 : : break;
5005 : : }
5006 : :
5007 : : break;
5008 : : }
5009 : : else
5010 : : break;
5011 : :
5012 : 38028161 : *headp = beg_head;
5013 : :
5014 : 38028161 : if (beg == end)
5015 : 38028161 : end_head = beg_head;
5016 : 61 : else if (LABEL_P (end_head))
5017 : 2 : end_head = NEXT_INSN (end_head);
5018 : :
5019 : 38159503 : while (end_head != end_tail)
5020 : 34583432 : if (NOTE_P (end_tail))
5021 : 131342 : end_tail = PREV_INSN (end_tail);
5022 : 34452090 : else if (DEBUG_INSN_P (end_tail))
5023 : : {
5024 : 774479 : rtx_insn * note, *prev;
5025 : :
5026 : 774479 : for (note = PREV_INSN (end_tail);
5027 : 5815472 : note != end_head;
5028 : : note = prev)
5029 : : {
5030 : 5772171 : prev = PREV_INSN (note);
5031 : 5772171 : if (NOTE_P (note))
5032 : : {
5033 : 2290 : if (sched_verbose >= 9)
5034 : 0 : fprintf (sched_dump, "reorder %i\n", INSN_UID (note));
5035 : :
5036 : 2290 : reorder_insns_nobb (note, note, end_tail);
5037 : :
5038 : 2290 : if (end_tail == BB_END (end))
5039 : 1420 : BB_END (end) = note;
5040 : :
5041 : 2290 : if (BLOCK_FOR_INSN (note) != end)
5042 : 0 : df_insn_change_bb (note, end);
5043 : : }
5044 : 5769881 : else if (!DEBUG_INSN_P (note))
5045 : : break;
5046 : : }
5047 : :
5048 : : break;
5049 : : }
5050 : : else
5051 : : break;
5052 : :
5053 : 38028161 : *tailp = end_tail;
5054 : 38028161 : }
5055 : :
5056 : : /* Return true if there are no real insns in the range [ HEAD, TAIL ]. */
5057 : :
5058 : : bool
5059 : 28520164 : no_real_insns_p (const rtx_insn *head, const rtx_insn *tail)
5060 : : {
5061 : 28566219 : while (head != NEXT_INSN (tail))
5062 : : {
5063 : 28520164 : if (!NOTE_P (head) && !LABEL_P (head))
5064 : : return false;
5065 : 46055 : head = NEXT_INSN (head);
5066 : : }
5067 : : return true;
5068 : : }
5069 : :
5070 : : /* Restore-other-notes: NOTE_LIST is the end of a chain of notes
5071 : : previously found among the insns. Insert them just before HEAD. */
5072 : : rtx_insn *
5073 : 9491756 : restore_other_notes (rtx_insn *head, basic_block head_bb)
5074 : : {
5075 : 9491756 : if (note_list != 0)
5076 : : {
5077 : 1974529 : rtx_insn *note_head = note_list;
5078 : :
5079 : 1974529 : if (head)
5080 : 1974174 : head_bb = BLOCK_FOR_INSN (head);
5081 : : else
5082 : 355 : head = NEXT_INSN (bb_note (head_bb));
5083 : :
5084 : 4682254 : while (PREV_INSN (note_head))
5085 : : {
5086 : 2707725 : set_block_for_insn (note_head, head_bb);
5087 : 2707725 : note_head = PREV_INSN (note_head);
5088 : : }
5089 : : /* In the above cycle we've missed this note. */
5090 : 1974529 : set_block_for_insn (note_head, head_bb);
5091 : :
5092 : 1974529 : SET_PREV_INSN (note_head) = PREV_INSN (head);
5093 : 1974529 : SET_NEXT_INSN (PREV_INSN (head)) = note_head;
5094 : 1974529 : SET_PREV_INSN (head) = note_list;
5095 : 1974529 : SET_NEXT_INSN (note_list) = head;
5096 : :
5097 : 1974529 : if (BLOCK_FOR_INSN (head) != head_bb)
5098 : 0 : BB_END (head_bb) = note_list;
5099 : :
5100 : : head = note_head;
5101 : : }
5102 : :
5103 : 9491756 : return head;
5104 : : }
5105 : :
5106 : : /* When we know we are going to discard the schedule due to a failed attempt
5107 : : at modulo scheduling, undo all replacements. */
5108 : : static void
5109 : 0 : undo_all_replacements (void)
5110 : : {
5111 : 0 : rtx_insn *insn;
5112 : 0 : int i;
5113 : :
5114 : 0 : FOR_EACH_VEC_ELT (scheduled_insns, i, insn)
5115 : : {
5116 : 0 : sd_iterator_def sd_it;
5117 : 0 : dep_t dep;
5118 : :
5119 : : /* See if we must undo a replacement. */
5120 : 0 : for (sd_it = sd_iterator_start (insn, SD_LIST_RES_FORW);
5121 : 0 : sd_iterator_cond (&sd_it, &dep); sd_iterator_next (&sd_it))
5122 : : {
5123 : 0 : struct dep_replacement *desc = DEP_REPLACE (dep);
5124 : 0 : if (desc != NULL)
5125 : 0 : validate_change (desc->insn, desc->loc, desc->orig, 0);
5126 : : }
5127 : : }
5128 : 0 : }
5129 : :
5130 : : /* Return first non-scheduled insn in the current scheduling block.
5131 : : This is mostly used for debug-counter purposes. */
5132 : : static rtx_insn *
5133 : 0 : first_nonscheduled_insn (void)
5134 : : {
5135 : 0 : rtx_insn *insn = (nonscheduled_insns_begin != NULL_RTX
5136 : 0 : ? nonscheduled_insns_begin
5137 : 0 : : current_sched_info->prev_head);
5138 : :
5139 : 0 : do
5140 : : {
5141 : 0 : insn = next_nonnote_nondebug_insn (insn);
5142 : : }
5143 : 0 : while (QUEUE_INDEX (insn) == QUEUE_SCHEDULED);
5144 : :
5145 : 0 : return insn;
5146 : : }
5147 : :
5148 : : /* Move insns that became ready to fire from queue to ready list. */
5149 : :
5150 : : static void
5151 : 33254357 : queue_to_ready (struct ready_list *ready)
5152 : : {
5153 : 33254357 : rtx_insn *insn;
5154 : 33254357 : rtx_insn_list *link;
5155 : 33254357 : rtx_insn *skip_insn;
5156 : :
5157 : 33254357 : q_ptr = NEXT_Q (q_ptr);
5158 : :
5159 : 33254357 : if (dbg_cnt (sched_insn) == false)
5160 : : /* If debug counter is activated do not requeue the first
5161 : : nonscheduled insn. */
5162 : 0 : skip_insn = first_nonscheduled_insn ();
5163 : : else
5164 : : skip_insn = NULL;
5165 : :
5166 : : /* Add all pending insns that can be scheduled without stalls to the
5167 : : ready list. */
5168 : 63059548 : for (link = insn_queue[q_ptr]; link; link = link->next ())
5169 : : {
5170 : 29805191 : insn = link->insn ();
5171 : 29805191 : q_size -= 1;
5172 : :
5173 : 29805191 : if (sched_verbose >= 2)
5174 : 0 : fprintf (sched_dump, ";;\t\tQ-->Ready: insn %s: ",
5175 : 0 : (*current_sched_info->print_insn) (insn, 0));
5176 : :
5177 : : /* If the ready list is full, delay the insn for 1 cycle.
5178 : : See the comment in schedule_block for the rationale. */
5179 : 29805191 : if (!reload_completed
5180 : 3880 : && (ready->n_ready - ready->n_debug > param_max_sched_ready_insns
5181 : 3703 : || (sched_pressure == SCHED_PRESSURE_MODEL
5182 : : /* Limit pressure recalculations to
5183 : : param_max_sched_ready_insns instructions too. */
5184 : 0 : && model_index (insn) > (model_curr_point
5185 : 0 : + param_max_sched_ready_insns)))
5186 : 177 : && !(sched_pressure == SCHED_PRESSURE_MODEL
5187 : 0 : && model_curr_point < model_num_insns
5188 : : /* Always allow the next model instruction to issue. */
5189 : 0 : && model_index (insn) == model_curr_point)
5190 : 177 : && !SCHED_GROUP_P (insn)
5191 : 29805368 : && insn != skip_insn)
5192 : : {
5193 : 177 : if (sched_verbose >= 2)
5194 : 0 : fprintf (sched_dump, "keeping in queue, ready full\n");
5195 : 177 : queue_insn (insn, 1, "ready full");
5196 : : }
5197 : : else
5198 : : {
5199 : 29805014 : ready_add (ready, insn, false);
5200 : 29805014 : if (sched_verbose >= 2)
5201 : 0 : fprintf (sched_dump, "moving to ready without stalls\n");
5202 : : }
5203 : : }
5204 : 33254357 : free_INSN_LIST_list (&insn_queue[q_ptr]);
5205 : :
5206 : : /* If there are no ready insns, stall until one is ready and add all
5207 : : of the pending insns at that point to the ready list. */
5208 : 33254357 : if (ready->n_ready == 0)
5209 : : {
5210 : : int stalls;
5211 : :
5212 : 10556293 : for (stalls = 1; stalls <= max_insn_queue_index; stalls++)
5213 : : {
5214 : 10556293 : if ((link = insn_queue[NEXT_Q_AFTER (q_ptr, stalls)]))
5215 : : {
5216 : 12140360 : for (; link; link = link->next ())
5217 : : {
5218 : 6290010 : insn = link->insn ();
5219 : 6290010 : q_size -= 1;
5220 : :
5221 : 6290010 : if (sched_verbose >= 2)
5222 : 0 : fprintf (sched_dump, ";;\t\tQ-->Ready: insn %s: ",
5223 : 0 : (*current_sched_info->print_insn) (insn, 0));
5224 : :
5225 : 6290010 : ready_add (ready, insn, false);
5226 : 6290010 : if (sched_verbose >= 2)
5227 : 0 : fprintf (sched_dump, "moving to ready with %d stalls\n", stalls);
5228 : : }
5229 : 5850350 : free_INSN_LIST_list (&insn_queue[NEXT_Q_AFTER (q_ptr, stalls)]);
5230 : :
5231 : 5850350 : advance_one_cycle ();
5232 : :
5233 : 5850350 : break;
5234 : : }
5235 : :
5236 : 4705943 : advance_one_cycle ();
5237 : : }
5238 : :
5239 : 5850350 : q_ptr = NEXT_Q_AFTER (q_ptr, stalls);
5240 : 5850350 : clock_var += stalls;
5241 : 5850350 : if (sched_verbose >= 2)
5242 : 0 : fprintf (sched_dump, ";;\tAdvancing clock by %d cycle[s] to %d\n",
5243 : : stalls, clock_var);
5244 : : }
5245 : 33254357 : }
5246 : :
5247 : : /* Used by early_queue_to_ready. Determines whether it is "ok" to
5248 : : prematurely move INSN from the queue to the ready list. Currently,
5249 : : if a target defines the hook 'is_costly_dependence', this function
5250 : : uses the hook to check whether there exist any dependences which are
5251 : : considered costly by the target, between INSN and other insns that
5252 : : have already been scheduled. Dependences are checked up to Y cycles
5253 : : back, with default Y=1; The flag -fsched-stalled-insns-dep=Y allows
5254 : : controlling this value.
5255 : : (Other considerations could be taken into account instead (or in
5256 : : addition) depending on user flags and target hooks. */
5257 : :
5258 : : static bool
5259 : 5 : ok_for_early_queue_removal (rtx_insn *insn)
5260 : : {
5261 : 5 : if (targetm.sched.is_costly_dependence)
5262 : : {
5263 : 0 : int n_cycles;
5264 : 0 : int i = scheduled_insns.length ();
5265 : 0 : for (n_cycles = flag_sched_stalled_insns_dep; n_cycles; n_cycles--)
5266 : : {
5267 : 0 : while (i-- > 0)
5268 : : {
5269 : 0 : int cost;
5270 : :
5271 : 0 : rtx_insn *prev_insn = scheduled_insns[i];
5272 : :
5273 : 0 : if (!NOTE_P (prev_insn))
5274 : : {
5275 : 0 : dep_t dep;
5276 : :
5277 : 0 : dep = sd_find_dep_between (prev_insn, insn, true);
5278 : :
5279 : 0 : if (dep != NULL)
5280 : : {
5281 : 0 : cost = dep_cost (dep);
5282 : :
5283 : 0 : if (targetm.sched.is_costly_dependence (dep, cost,
5284 : 0 : flag_sched_stalled_insns_dep - n_cycles))
5285 : : return false;
5286 : : }
5287 : : }
5288 : :
5289 : 0 : if (GET_MODE (prev_insn) == TImode) /* end of dispatch group */
5290 : : break;
5291 : : }
5292 : :
5293 : 0 : if (i == 0)
5294 : : break;
5295 : : }
5296 : : }
5297 : :
5298 : : return true;
5299 : : }
5300 : :
5301 : :
5302 : : /* Remove insns from the queue, before they become "ready" with respect
5303 : : to FU latency considerations. */
5304 : :
5305 : : static int
5306 : 31465124 : early_queue_to_ready (state_t state, struct ready_list *ready)
5307 : : {
5308 : 31465124 : rtx_insn *insn;
5309 : 31465124 : rtx_insn_list *link;
5310 : 31465124 : rtx_insn_list *next_link;
5311 : 31465124 : rtx_insn_list *prev_link;
5312 : 31465124 : bool move_to_ready;
5313 : 31465124 : int cost;
5314 : 31465124 : state_t temp_state = alloca (dfa_state_size);
5315 : 31465124 : int stalls;
5316 : 31465124 : int insns_removed = 0;
5317 : :
5318 : : /*
5319 : : Flag '-fsched-stalled-insns=X' determines the aggressiveness of this
5320 : : function:
5321 : :
5322 : : X == 0: There is no limit on how many queued insns can be removed
5323 : : prematurely. (flag_sched_stalled_insns = -1).
5324 : :
5325 : : X >= 1: Only X queued insns can be removed prematurely in each
5326 : : invocation. (flag_sched_stalled_insns = X).
5327 : :
5328 : : Otherwise: Early queue removal is disabled.
5329 : : (flag_sched_stalled_insns = 0)
5330 : : */
5331 : :
5332 : 31465124 : if (! flag_sched_stalled_insns)
5333 : : return 0;
5334 : :
5335 : 1799 : for (stalls = 0; stalls <= max_insn_queue_index; stalls++)
5336 : : {
5337 : 1792 : if ((link = insn_queue[NEXT_Q_AFTER (q_ptr, stalls)]))
5338 : : {
5339 : 4 : if (sched_verbose > 6)
5340 : 0 : fprintf (sched_dump, ";; look at index %d + %d\n", q_ptr, stalls);
5341 : :
5342 : : prev_link = 0;
5343 : 9 : while (link)
5344 : : {
5345 : 5 : next_link = link->next ();
5346 : 5 : insn = link->insn ();
5347 : 5 : if (insn && sched_verbose > 6)
5348 : 0 : print_rtl_single (sched_dump, insn);
5349 : :
5350 : 5 : memcpy (temp_state, state, dfa_state_size);
5351 : 5 : if (recog_memoized (insn) < 0)
5352 : : /* non-negative to indicate that it's not ready
5353 : : to avoid infinite Q->R->Q->R... */
5354 : : cost = 0;
5355 : : else
5356 : 5 : cost = state_transition (temp_state, insn);
5357 : :
5358 : 5 : if (sched_verbose >= 6)
5359 : 0 : fprintf (sched_dump, "transition cost = %d\n", cost);
5360 : :
5361 : 5 : move_to_ready = false;
5362 : 5 : if (cost < 0)
5363 : : {
5364 : 5 : move_to_ready = ok_for_early_queue_removal (insn);
5365 : 5 : if (move_to_ready == true)
5366 : : {
5367 : : /* move from Q to R */
5368 : 5 : q_size -= 1;
5369 : 5 : ready_add (ready, insn, false);
5370 : :
5371 : 5 : if (prev_link)
5372 : 0 : XEXP (prev_link, 1) = next_link;
5373 : : else
5374 : 5 : insn_queue[NEXT_Q_AFTER (q_ptr, stalls)] = next_link;
5375 : :
5376 : 5 : free_INSN_LIST_node (link);
5377 : :
5378 : 5 : if (sched_verbose >= 2)
5379 : 0 : fprintf (sched_dump, ";;\t\tEarly Q-->Ready: insn %s\n",
5380 : 0 : (*current_sched_info->print_insn) (insn, 0));
5381 : :
5382 : 5 : insns_removed++;
5383 : 5 : if (insns_removed == flag_sched_stalled_insns)
5384 : : /* Remove no more than flag_sched_stalled_insns insns
5385 : : from Q at a time. */
5386 : : return insns_removed;
5387 : : }
5388 : : }
5389 : :
5390 : : if (move_to_ready == false)
5391 : : prev_link = link;
5392 : :
5393 : : link = next_link;
5394 : : } /* while link */
5395 : : } /* if link */
5396 : :
5397 : : } /* for stalls.. */
5398 : :
5399 : : return insns_removed;
5400 : : }
5401 : :
5402 : :
5403 : : /* Print the ready list for debugging purposes.
5404 : : If READY_TRY is non-zero then only print insns that max_issue
5405 : : will consider. */
5406 : : static void
5407 : 186 : debug_ready_list_1 (struct ready_list *ready, signed char *ready_try)
5408 : : {
5409 : 186 : rtx_insn **p;
5410 : 186 : int i;
5411 : :
5412 : 186 : if (ready->n_ready == 0)
5413 : : {
5414 : 186 : fprintf (sched_dump, "\n");
5415 : 186 : return;
5416 : : }
5417 : :
5418 : 0 : p = ready_lastpos (ready);
5419 : 0 : for (i = 0; i < ready->n_ready; i++)
5420 : : {
5421 : 0 : if (ready_try != NULL && ready_try[ready->n_ready - i - 1])
5422 : 0 : continue;
5423 : :
5424 : 0 : fprintf (sched_dump, " %s:%d",
5425 : 0 : (*current_sched_info->print_insn) (p[i], 0),
5426 : 0 : INSN_LUID (p[i]));
5427 : 0 : if (sched_pressure != SCHED_PRESSURE_NONE)
5428 : 0 : fprintf (sched_dump, "(cost=%d",
5429 : 0 : INSN_REG_PRESSURE_EXCESS_COST_CHANGE (p[i]));
5430 : 0 : fprintf (sched_dump, ":prio=%d", INSN_PRIORITY (p[i]));
5431 : 0 : if (INSN_TICK (p[i]) > clock_var)
5432 : 0 : fprintf (sched_dump, ":delay=%d", INSN_TICK (p[i]) - clock_var);
5433 : 0 : if (sched_pressure == SCHED_PRESSURE_MODEL)
5434 : 0 : fprintf (sched_dump, ":idx=%d",
5435 : : model_index (p[i]));
5436 : 0 : if (sched_pressure != SCHED_PRESSURE_NONE)
5437 : 0 : fprintf (sched_dump, ")");
5438 : : }
5439 : 0 : fprintf (sched_dump, "\n");
5440 : : }
5441 : :
5442 : : /* Print the ready list. Callable from debugger. */
5443 : : static void
5444 : 186 : debug_ready_list (struct ready_list *ready)
5445 : : {
5446 : 0 : debug_ready_list_1 (ready, NULL);
5447 : 186 : }
5448 : :
5449 : : /* Search INSN for REG_SAVE_NOTE notes and convert them back into insn
5450 : : NOTEs. This is used for NOTE_INSN_EPILOGUE_BEG, so that sched-ebb
5451 : : replaces the epilogue note in the correct basic block. */
5452 : : void
5453 : 56475786 : reemit_notes (rtx_insn *insn)
5454 : : {
5455 : 56475786 : rtx note;
5456 : 56475786 : rtx_insn *last = insn;
5457 : :
5458 : 112345824 : for (note = REG_NOTES (insn); note; note = XEXP (note, 1))
5459 : : {
5460 : 55870038 : if (REG_NOTE_KIND (note) == REG_SAVE_NOTE)
5461 : : {
5462 : 890354 : enum insn_note note_type = (enum insn_note) INTVAL (XEXP (note, 0));
5463 : :
5464 : 890354 : last = emit_note_before (note_type, last);
5465 : 890354 : remove_note (insn, note);
5466 : 890354 : df_insn_create_insn_record (last);
5467 : : }
5468 : : }
5469 : 56475786 : }
5470 : :
5471 : : /* Move INSN. Reemit notes if needed. Update CFG, if needed. */
5472 : : static void
5473 : 96130244 : move_insn (rtx_insn *insn, rtx_insn *last, rtx nt)
5474 : : {
5475 : 96130244 : if (PREV_INSN (insn) != last)
5476 : : {
5477 : 12320618 : basic_block bb;
5478 : 12320618 : rtx_insn *note;
5479 : 12320618 : int jump_p = 0;
5480 : :
5481 : 12320618 : bb = BLOCK_FOR_INSN (insn);
5482 : :
5483 : : /* BB_HEAD is either LABEL or NOTE. */
5484 : 12320618 : gcc_assert (BB_HEAD (bb) != insn);
5485 : :
5486 : 12320618 : if (BB_END (bb) == insn)
5487 : : /* If this is last instruction in BB, move end marker one
5488 : : instruction up. */
5489 : : {
5490 : : /* Jumps are always placed at the end of basic block. */
5491 : 212430 : jump_p = control_flow_insn_p (insn);
5492 : :
5493 : 212430 : gcc_assert (!jump_p
5494 : : || ((common_sched_info->sched_pass_id == SCHED_RGN_PASS)
5495 : : && IS_SPECULATION_BRANCHY_CHECK_P (insn))
5496 : : || (common_sched_info->sched_pass_id
5497 : : == SCHED_EBB_PASS));
5498 : :
5499 : 212430 : gcc_assert (BLOCK_FOR_INSN (PREV_INSN (insn)) == bb);
5500 : :
5501 : 212430 : BB_END (bb) = PREV_INSN (insn);
5502 : : }
5503 : :
5504 : 12320618 : gcc_assert (BB_END (bb) != last);
5505 : :
5506 : 12320618 : if (jump_p)
5507 : : /* We move the block note along with jump. */
5508 : : {
5509 : 1 : gcc_assert (nt);
5510 : :
5511 : 1 : note = NEXT_INSN (insn);
5512 : 2 : while (NOTE_NOT_BB_P (note) && note != nt)
5513 : 0 : note = NEXT_INSN (note);
5514 : :
5515 : 1 : if (note != nt
5516 : 1 : && (LABEL_P (note)
5517 : 1 : || BARRIER_P (note)))
5518 : 0 : note = NEXT_INSN (note);
5519 : :
5520 : 1 : gcc_assert (NOTE_INSN_BASIC_BLOCK_P (note));
5521 : : }
5522 : : else
5523 : : note = insn;
5524 : :
5525 : 12320618 : SET_NEXT_INSN (PREV_INSN (insn)) = NEXT_INSN (note);
5526 : 12320618 : SET_PREV_INSN (NEXT_INSN (note)) = PREV_INSN (insn);
5527 : :
5528 : 12320618 : SET_NEXT_INSN (note) = NEXT_INSN (last);
5529 : 12320618 : SET_PREV_INSN (NEXT_INSN (last)) = note;
5530 : :
5531 : 12320618 : SET_NEXT_INSN (last) = insn;
5532 : 12320618 : SET_PREV_INSN (insn) = last;
5533 : :
5534 : 12320618 : bb = BLOCK_FOR_INSN (last);
5535 : :
5536 : 12320618 : if (jump_p)
5537 : : {
5538 : 1 : fix_jump_move (insn);
5539 : :
5540 : 1 : if (BLOCK_FOR_INSN (insn) != bb)
5541 : 0 : move_block_after_check (insn);
5542 : :
5543 : 1 : gcc_assert (BB_END (bb) == last);
5544 : : }
5545 : :
5546 : 12320618 : df_insn_change_bb (insn, bb);
5547 : :
5548 : : /* Update BB_END, if needed. */
5549 : 12320618 : if (BB_END (bb) == last)
5550 : 1 : BB_END (bb) = insn;
5551 : : }
5552 : :
5553 : 96130244 : SCHED_GROUP_P (insn) = 0;
5554 : 96130244 : }
5555 : :
5556 : : /* Return true if scheduling INSN will finish current clock cycle. */
5557 : : static bool
5558 : 102275663 : insn_finishes_cycle_p (rtx_insn *insn)
5559 : : {
5560 : 102275663 : if (SCHED_GROUP_P (insn))
5561 : : /* After issuing INSN, rest of the sched_group will be forced to issue
5562 : : in order. Don't make any plans for the rest of cycle. */
5563 : : return true;
5564 : :
5565 : : /* Finishing the block will, apparently, finish the cycle. */
5566 : 102275396 : if (current_sched_info->insn_finishes_block_p
5567 : 102275396 : && current_sched_info->insn_finishes_block_p (insn))
5568 : : return true;
5569 : :
5570 : : return false;
5571 : : }
5572 : :
5573 : : /* Helper for autopref_multipass_init. Given a SET in PAT and whether
5574 : : we're expecting a memory WRITE or not, check that the insn is relevant to
5575 : : the autoprefetcher modelling code. Return true iff that is the case.
5576 : : If it is relevant, record the base register of the memory op in BASE and
5577 : : the offset in OFFSET. */
5578 : :
5579 : : static bool
5580 : 3 : analyze_set_insn_for_autopref (rtx pat, bool write, rtx *base, int *offset)
5581 : : {
5582 : 3 : if (GET_CODE (pat) != SET)
5583 : : return false;
5584 : :
5585 : 3 : rtx mem = write ? SET_DEST (pat) : SET_SRC (pat);
5586 : 3 : if (!MEM_P (mem))
5587 : : return false;
5588 : :
5589 : 3 : struct address_info info;
5590 : 3 : decompose_mem_address (&info, mem);
5591 : :
5592 : : /* TODO: Currently only (base+const) addressing is supported. */
5593 : 3 : if (info.base == NULL || !REG_P (*info.base)
5594 : 3 : || (info.disp != NULL && !CONST_INT_P (*info.disp)))
5595 : : return false;
5596 : :
5597 : 3 : *base = *info.base;
5598 : 3 : *offset = info.disp ? INTVAL (*info.disp) : 0;
5599 : 3 : return true;
5600 : : }
5601 : :
5602 : : /* Functions to model cache auto-prefetcher.
5603 : :
5604 : : Some of the CPUs have cache auto-prefetcher, which /seems/ to initiate
5605 : : memory prefetches if it sees instructions with consequitive memory accesses
5606 : : in the instruction stream. Details of such hardware units are not published,
5607 : : so we can only guess what exactly is going on there.
5608 : : In the scheduler, we model abstract auto-prefetcher. If there are memory
5609 : : insns in the ready list (or the queue) that have same memory base, but
5610 : : different offsets, then we delay the insns with larger offsets until insns
5611 : : with smaller offsets get scheduled. If PARAM_SCHED_AUTOPREF_QUEUE_DEPTH
5612 : : is "1", then we look at the ready list; if it is N>1, then we also look
5613 : : through N-1 queue entries.
5614 : : If the param is N>=0, then rank_for_schedule will consider auto-prefetching
5615 : : among its heuristics.
5616 : : Param value of "-1" disables modelling of the auto-prefetcher. */
5617 : :
5618 : : /* Initialize autoprefetcher model data for INSN. */
5619 : : static void
5620 : 3 : autopref_multipass_init (const rtx_insn *insn, int write)
5621 : : {
5622 : 3 : autopref_multipass_data_t data = &INSN_AUTOPREF_MULTIPASS_DATA (insn)[write];
5623 : :
5624 : 3 : gcc_assert (data->status == AUTOPREF_MULTIPASS_DATA_UNINITIALIZED);
5625 : 3 : data->base = NULL_RTX;
5626 : 3 : data->offset = 0;
5627 : : /* Set insn entry initialized, but not relevant for auto-prefetcher. */
5628 : 3 : data->status = AUTOPREF_MULTIPASS_DATA_IRRELEVANT;
5629 : :
5630 : 3 : rtx pat = PATTERN (insn);
5631 : :
5632 : : /* We have a multi-set insn like a load-multiple or store-multiple.
5633 : : We care about these as long as all the memory ops inside the PARALLEL
5634 : : have the same base register. We care about the minimum and maximum
5635 : : offsets from that base but don't check for the order of those offsets
5636 : : within the PARALLEL insn itself. */
5637 : 3 : if (GET_CODE (pat) == PARALLEL)
5638 : : {
5639 : 0 : int n_elems = XVECLEN (pat, 0);
5640 : :
5641 : 0 : int i, offset;
5642 : 0 : rtx base, prev_base = NULL_RTX;
5643 : 0 : int min_offset = INT_MAX;
5644 : :
5645 : 0 : for (i = 0; i < n_elems; i++)
5646 : : {
5647 : 0 : rtx set = XVECEXP (pat, 0, i);
5648 : 0 : if (GET_CODE (set) != SET)
5649 : : return;
5650 : :
5651 : 0 : if (!analyze_set_insn_for_autopref (set, write, &base, &offset))
5652 : : return;
5653 : :
5654 : : /* Ensure that all memory operations in the PARALLEL use the same
5655 : : base register. */
5656 : 0 : if (i > 0 && REGNO (base) != REGNO (prev_base))
5657 : : return;
5658 : 0 : prev_base = base;
5659 : 0 : min_offset = MIN (min_offset, offset);
5660 : : }
5661 : :
5662 : : /* If we reached here then we have a valid PARALLEL of multiple memory ops
5663 : : with prev_base as the base and min_offset containing the offset. */
5664 : 0 : gcc_assert (prev_base);
5665 : 0 : data->base = prev_base;
5666 : 0 : data->offset = min_offset;
5667 : 0 : data->status = AUTOPREF_MULTIPASS_DATA_NORMAL;
5668 : 0 : return;
5669 : : }
5670 : :
5671 : : /* Otherwise this is a single set memory operation. */
5672 : 3 : rtx set = single_set (insn);
5673 : 3 : if (set == NULL_RTX)
5674 : : return;
5675 : :
5676 : 3 : if (!analyze_set_insn_for_autopref (set, write, &data->base,
5677 : : &data->offset))
5678 : : return;
5679 : :
5680 : : /* This insn is relevant for the auto-prefetcher.
5681 : : The base and offset fields will have been filled in the
5682 : : analyze_set_insn_for_autopref call above. */
5683 : 3 : data->status = AUTOPREF_MULTIPASS_DATA_NORMAL;
5684 : : }
5685 : :
5686 : : /* Helper function for rank_for_schedule sorting. */
5687 : : static int
5688 : 12 : autopref_rank_for_schedule (const rtx_insn *insn1, const rtx_insn *insn2)
5689 : : {
5690 : 12 : int r = 0;
5691 : 24 : for (int write = 0; write < 2 && !r; ++write)
5692 : : {
5693 : 12 : autopref_multipass_data_t data1
5694 : 12 : = &INSN_AUTOPREF_MULTIPASS_DATA (insn1)[write];
5695 : 12 : autopref_multipass_data_t data2
5696 : 12 : = &INSN_AUTOPREF_MULTIPASS_DATA (insn2)[write];
5697 : :
5698 : 12 : if (data1->status == AUTOPREF_MULTIPASS_DATA_UNINITIALIZED)
5699 : 1 : autopref_multipass_init (insn1, write);
5700 : :
5701 : 12 : if (data2->status == AUTOPREF_MULTIPASS_DATA_UNINITIALIZED)
5702 : 2 : autopref_multipass_init (insn2, write);
5703 : :
5704 : 12 : int irrel1 = data1->status == AUTOPREF_MULTIPASS_DATA_IRRELEVANT;
5705 : 12 : int irrel2 = data2->status == AUTOPREF_MULTIPASS_DATA_IRRELEVANT;
5706 : :
5707 : 12 : if (!irrel1 && !irrel2)
5708 : : /* Sort memory references from lowest offset to the largest. */
5709 : 12 : r = (data1->offset > data2->offset) - (data1->offset < data2->offset);
5710 : 0 : else if (write)
5711 : : /* Schedule "irrelevant" insns before memory stores to resolve
5712 : : as many producer dependencies of stores as possible. */
5713 : 0 : r = irrel2 - irrel1;
5714 : : else
5715 : : /* Schedule "irrelevant" insns after memory reads to avoid breaking
5716 : : memory read sequences. */
5717 : 0 : r = irrel1 - irrel2;
5718 : : }
5719 : :
5720 : 12 : return r;
5721 : : }
5722 : :
5723 : : /* True if header of debug dump was printed. */
5724 : : static bool autopref_multipass_dfa_lookahead_guard_started_dump_p;
5725 : :
5726 : : /* Helper for autopref_multipass_dfa_lookahead_guard.
5727 : : Return "1" if INSN1 should be delayed in favor of INSN2. */
5728 : : static int
5729 : 0 : autopref_multipass_dfa_lookahead_guard_1 (const rtx_insn *insn1,
5730 : : const rtx_insn *insn2, int write)
5731 : : {
5732 : 0 : autopref_multipass_data_t data1
5733 : 0 : = &INSN_AUTOPREF_MULTIPASS_DATA (insn1)[write];
5734 : 0 : autopref_multipass_data_t data2
5735 : 0 : = &INSN_AUTOPREF_MULTIPASS_DATA (insn2)[write];
5736 : :
5737 : 0 : if (data2->status == AUTOPREF_MULTIPASS_DATA_UNINITIALIZED)
5738 : 0 : autopref_multipass_init (insn2, write);
5739 : 0 : if (data2->status == AUTOPREF_MULTIPASS_DATA_IRRELEVANT)
5740 : : return 0;
5741 : :
5742 : 0 : if (rtx_equal_p (data1->base, data2->base)
5743 : 0 : && data1->offset > data2->offset)
5744 : : {
5745 : 0 : if (sched_verbose >= 2)
5746 : : {
5747 : 0 : if (!autopref_multipass_dfa_lookahead_guard_started_dump_p)
5748 : : {
5749 : 0 : fprintf (sched_dump,
5750 : : ";;\t\tnot trying in max_issue due to autoprefetch "
5751 : : "model: ");
5752 : 0 : autopref_multipass_dfa_lookahead_guard_started_dump_p = true;
5753 : : }
5754 : :
5755 : 0 : fprintf (sched_dump, " %d(%d)", INSN_UID (insn1), INSN_UID (insn2));
5756 : : }
5757 : :
5758 : 0 : return 1;
5759 : : }
5760 : :
5761 : : return 0;
5762 : : }
5763 : :
5764 : : /* General note:
5765 : :
5766 : : We could have also hooked autoprefetcher model into
5767 : : first_cycle_multipass_backtrack / first_cycle_multipass_issue hooks
5768 : : to enable intelligent selection of "[r1+0]=r2; [r1+4]=r3" on the same cycle
5769 : : (e.g., once "[r1+0]=r2" is issued in max_issue(), "[r1+4]=r3" gets
5770 : : unblocked). We don't bother about this yet because target of interest
5771 : : (ARM Cortex-A15) can issue only 1 memory operation per cycle. */
5772 : :
5773 : : /* Implementation of first_cycle_multipass_dfa_lookahead_guard hook.
5774 : : Return "1" if INSN1 should not be considered in max_issue due to
5775 : : auto-prefetcher considerations. */
5776 : : int
5777 : 0 : autopref_multipass_dfa_lookahead_guard (rtx_insn *insn1, int ready_index)
5778 : : {
5779 : 0 : int r = 0;
5780 : :
5781 : : /* Exit early if the param forbids this or if we're not entering here through
5782 : : normal haifa scheduling. This can happen if selective scheduling is
5783 : : explicitly enabled. */
5784 : 0 : if (!insn_queue || param_sched_autopref_queue_depth <= 0)
5785 : : return 0;
5786 : :
5787 : 0 : if (sched_verbose >= 2 && ready_index == 0)
5788 : 0 : autopref_multipass_dfa_lookahead_guard_started_dump_p = false;
5789 : :
5790 : 0 : for (int write = 0; write < 2; ++write)
5791 : : {
5792 : 0 : autopref_multipass_data_t data1
5793 : 0 : = &INSN_AUTOPREF_MULTIPASS_DATA (insn1)[write];
5794 : :
5795 : 0 : if (data1->status == AUTOPREF_MULTIPASS_DATA_UNINITIALIZED)
5796 : 0 : autopref_multipass_init (insn1, write);
5797 : 0 : if (data1->status == AUTOPREF_MULTIPASS_DATA_IRRELEVANT)
5798 : 0 : continue;
5799 : :
5800 : 0 : if (ready_index == 0
5801 : 0 : && data1->status == AUTOPREF_MULTIPASS_DATA_DONT_DELAY)
5802 : : /* We allow only a single delay on priviledged instructions.
5803 : : Doing otherwise would cause infinite loop. */
5804 : : {
5805 : 0 : if (sched_verbose >= 2)
5806 : : {
5807 : 0 : if (!autopref_multipass_dfa_lookahead_guard_started_dump_p)
5808 : : {
5809 : 0 : fprintf (sched_dump,
5810 : : ";;\t\tnot trying in max_issue due to autoprefetch "
5811 : : "model: ");
5812 : 0 : autopref_multipass_dfa_lookahead_guard_started_dump_p = true;
5813 : : }
5814 : :
5815 : 0 : fprintf (sched_dump, " *%d*", INSN_UID (insn1));
5816 : : }
5817 : 0 : continue;
5818 : : }
5819 : :
5820 : 0 : for (int i2 = 0; i2 < ready.n_ready; ++i2)
5821 : : {
5822 : 0 : rtx_insn *insn2 = get_ready_element (i2);
5823 : 0 : if (insn1 == insn2)
5824 : 0 : continue;
5825 : 0 : r = autopref_multipass_dfa_lookahead_guard_1 (insn1, insn2, write);
5826 : 0 : if (r)
5827 : : {
5828 : 0 : if (ready_index == 0)
5829 : : {
5830 : 0 : r = -1;
5831 : 0 : data1->status = AUTOPREF_MULTIPASS_DATA_DONT_DELAY;
5832 : : }
5833 : 0 : goto finish;
5834 : : }
5835 : : }
5836 : :
5837 : 0 : if (param_sched_autopref_queue_depth == 1)
5838 : 0 : continue;
5839 : :
5840 : : /* Everything from the current queue slot should have been moved to
5841 : : the ready list. */
5842 : 0 : gcc_assert (insn_queue[NEXT_Q_AFTER (q_ptr, 0)] == NULL_RTX);
5843 : :
5844 : 0 : int n_stalls = param_sched_autopref_queue_depth - 1;
5845 : 0 : if (n_stalls > max_insn_queue_index)
5846 : : n_stalls = max_insn_queue_index;
5847 : :
5848 : 0 : for (int stalls = 1; stalls <= n_stalls; ++stalls)
5849 : : {
5850 : 0 : for (rtx_insn_list *link = insn_queue[NEXT_Q_AFTER (q_ptr, stalls)];
5851 : 0 : link != NULL_RTX;
5852 : 0 : link = link->next ())
5853 : : {
5854 : 0 : rtx_insn *insn2 = link->insn ();
5855 : 0 : r = autopref_multipass_dfa_lookahead_guard_1 (insn1, insn2,
5856 : : write);
5857 : 0 : if (r)
5858 : : {
5859 : : /* Queue INSN1 until INSN2 can issue. */
5860 : 0 : r = -stalls;
5861 : 0 : if (ready_index == 0)
5862 : 0 : data1->status = AUTOPREF_MULTIPASS_DATA_DONT_DELAY;
5863 : 0 : goto finish;
5864 : : }
5865 : : }
5866 : : }
5867 : : }
5868 : :
5869 : 0 : finish:
5870 : 0 : if (sched_verbose >= 2
5871 : 0 : && autopref_multipass_dfa_lookahead_guard_started_dump_p
5872 : 0 : && (ready_index == ready.n_ready - 1 || r < 0))
5873 : : /* This does not /always/ trigger. We don't output EOL if the last
5874 : : insn is not recognized (INSN_CODE < 0) and lookahead_guard is not
5875 : : called. We can live with this. */
5876 : 0 : fprintf (sched_dump, "\n");
5877 : :
5878 : : return r;
5879 : : }
5880 : :
5881 : : /* Define type for target data used in multipass scheduling. */
5882 : : #ifndef TARGET_SCHED_FIRST_CYCLE_MULTIPASS_DATA_T
5883 : : # define TARGET_SCHED_FIRST_CYCLE_MULTIPASS_DATA_T int
5884 : : #endif
5885 : : typedef TARGET_SCHED_FIRST_CYCLE_MULTIPASS_DATA_T first_cycle_multipass_data_t;
5886 : :
5887 : : /* The following structure describe an entry of the stack of choices. */
5888 : : struct choice_entry
5889 : : {
5890 : : /* Ordinal number of the issued insn in the ready queue. */
5891 : : int index;
5892 : : /* The number of the rest insns whose issues we should try. */
5893 : : int rest;
5894 : : /* The number of issued essential insns. */
5895 : : int n;
5896 : : /* State after issuing the insn. */
5897 : : state_t state;
5898 : : /* Target-specific data. */
5899 : : first_cycle_multipass_data_t target_data;
5900 : : };
5901 : :
5902 : : /* The following array is used to implement a stack of choices used in
5903 : : function max_issue. */
5904 : : static struct choice_entry *choice_stack;
5905 : :
5906 : : /* This holds the value of the target dfa_lookahead hook. */
5907 : : int dfa_lookahead;
5908 : :
5909 : : /* The following variable value is maximal number of tries of issuing
5910 : : insns for the first cycle multipass insn scheduling. We define
5911 : : this value as constant*(DFA_LOOKAHEAD**ISSUE_RATE). We would not
5912 : : need this constraint if all real insns (with non-negative codes)
5913 : : had reservations because in this case the algorithm complexity is
5914 : : O(DFA_LOOKAHEAD**ISSUE_RATE). Unfortunately, the dfa descriptions
5915 : : might be incomplete and such insn might occur. For such
5916 : : descriptions, the complexity of algorithm (without the constraint)
5917 : : could achieve DFA_LOOKAHEAD ** N , where N is the queue length. */
5918 : : static int max_lookahead_tries;
5919 : :
5920 : : /* The following function returns maximal (or close to maximal) number
5921 : : of insns which can be issued on the same cycle and one of which
5922 : : insns is insns with the best rank (the first insn in READY). To
5923 : : make this function tries different samples of ready insns. READY
5924 : : is current queue `ready'. Global array READY_TRY reflects what
5925 : : insns are already issued in this try. The function stops immediately,
5926 : : if it reached the such a solution, that all instruction can be issued.
5927 : : INDEX will contain index of the best insn in READY. The following
5928 : : function is used only for first cycle multipass scheduling.
5929 : :
5930 : : PRIVILEGED_N >= 0
5931 : :
5932 : : This function expects recognized insns only. All USEs,
5933 : : CLOBBERs, etc must be filtered elsewhere. */
5934 : : int
5935 : 52137566 : max_issue (struct ready_list *ready, int privileged_n, state_t state,
5936 : : bool first_cycle_insn_p, int *index)
5937 : : {
5938 : 52137566 : int n, i, all, n_ready, best, delay, tries_num;
5939 : 52137566 : int more_issue;
5940 : 52137566 : struct choice_entry *top;
5941 : 52137566 : rtx_insn *insn;
5942 : :
5943 : 52137566 : if (sched_fusion)
5944 : : return 0;
5945 : :
5946 : 52137566 : n_ready = ready->n_ready;
5947 : 52137566 : gcc_assert (dfa_lookahead >= 1 && privileged_n >= 0
5948 : : && privileged_n <= n_ready);
5949 : :
5950 : : /* Init MAX_LOOKAHEAD_TRIES. */
5951 : 52137566 : if (max_lookahead_tries == 0)
5952 : : {
5953 : 923782 : max_lookahead_tries = 100;
5954 : 4571984 : for (i = 0; i < issue_rate; i++)
5955 : 3648202 : max_lookahead_tries *= dfa_lookahead;
5956 : : }
5957 : :
5958 : : /* Init max_points. */
5959 : 52137566 : more_issue = issue_rate - cycle_issued_insns;
5960 : 52137566 : gcc_assert (more_issue >= 0);
5961 : :
5962 : : /* The number of the issued insns in the best solution. */
5963 : 52137566 : best = 0;
5964 : :
5965 : 52137566 : top = choice_stack;
5966 : :
5967 : : /* Set initial state of the search. */
5968 : 52137566 : memcpy (top->state, state, dfa_state_size);
5969 : 52137566 : top->rest = dfa_lookahead;
5970 : 52137566 : top->n = 0;
5971 : 52137566 : if (targetm.sched.first_cycle_multipass_begin)
5972 : 51942652 : targetm.sched.first_cycle_multipass_begin (&top->target_data,
5973 : : ready_try, n_ready,
5974 : : first_cycle_insn_p);
5975 : :
5976 : : /* Count the number of the insns to search among. */
5977 : 138381987 : for (all = i = 0; i < n_ready; i++)
5978 : 86244421 : if (!ready_try [i])
5979 : 78905308 : all++;
5980 : :
5981 : 52137566 : if (sched_verbose >= 2)
5982 : : {
5983 : 0 : fprintf (sched_dump, ";;\t\tmax_issue among %d insns:", all);
5984 : 0 : debug_ready_list_1 (ready, ready_try);
5985 : : }
5986 : :
5987 : : /* I is the index of the insn to try next. */
5988 : : i = 0;
5989 : : tries_num = 0;
5990 : 950571740 : for (;;)
5991 : : {
5992 : 501354653 : if (/* If we've reached a dead end or searched enough of what we have
5993 : : been asked... */
5994 : 501354653 : top->rest == 0
5995 : : /* or have nothing else to try... */
5996 : 496690076 : || i >= n_ready
5997 : : /* or should not issue more. */
5998 : 401546553 : || top->n >= more_issue)
5999 : : {
6000 : : /* ??? (... || i == n_ready). */
6001 : 101859172 : gcc_assert (i <= n_ready);
6002 : :
6003 : : /* We should not issue more than issue_rate instructions. */
6004 : 101859172 : gcc_assert (top->n <= more_issue);
6005 : :
6006 : 101859172 : if (top == choice_stack)
6007 : : break;
6008 : :
6009 : 94049279 : if (best < top - choice_stack)
6010 : : {
6011 : 50615141 : if (privileged_n)
6012 : : {
6013 : : n = privileged_n;
6014 : : /* Try to find issued privileged insn. */
6015 : 101223174 : while (n && !ready_try[--n])
6016 : : ;
6017 : : }
6018 : :
6019 : 50611586 : if (/* If all insns are equally good... */
6020 : : privileged_n == 0
6021 : : /* Or a privileged insn will be issued. */
6022 : 50611586 : || ready_try[n])
6023 : : /* Then we have a solution. */
6024 : : {
6025 : 50614402 : best = top - choice_stack;
6026 : : /* This is the index of the insn issued first in this
6027 : : solution. */
6028 : 50614402 : *index = choice_stack [1].index;
6029 : 50614402 : if (top->n == more_issue || best == all)
6030 : : break;
6031 : : }
6032 : : }
6033 : :
6034 : : /* Set ready-list index to point to the last insn
6035 : : ('i++' below will advance it to the next insn). */
6036 : 49721646 : i = top->index;
6037 : :
6038 : : /* Backtrack. */
6039 : 49721646 : ready_try [i] = 0;
6040 : :
6041 : 49721646 : if (targetm.sched.first_cycle_multipass_backtrack)
6042 : 49423633 : targetm.sched.first_cycle_multipass_backtrack (&top->target_data,
6043 : : ready_try, n_ready);
6044 : :
6045 : 49721646 : top--;
6046 : 49721646 : memcpy (state, top->state, dfa_state_size);
6047 : : }
6048 : 399495481 : else if (!ready_try [i])
6049 : : {
6050 : 127277156 : tries_num++;
6051 : 127277156 : if (tries_num > max_lookahead_tries)
6052 : : break;
6053 : 127277116 : insn = ready_element (ready, i);
6054 : 127277116 : delay = state_transition (state, insn);
6055 : 127277116 : if (delay < 0)
6056 : : {
6057 : 102275663 : if (state_dead_lock_p (state)
6058 : 102275663 : || insn_finishes_cycle_p (insn))
6059 : : /* We won't issue any more instructions in the next
6060 : : choice_state. */
6061 : 5711665 : top->rest = 0;
6062 : : else
6063 : 96563998 : top->rest--;
6064 : :
6065 : 102275663 : n = top->n;
6066 : 102275663 : if (memcmp (top->state, state, dfa_state_size) != 0)
6067 : 101148452 : n++;
6068 : :
6069 : : /* Advance to the next choice_entry. */
6070 : 102275663 : top++;
6071 : : /* Initialize it. */
6072 : 102275663 : top->rest = dfa_lookahead;
6073 : 102275663 : top->index = i;
6074 : 102275663 : top->n = n;
6075 : 102275663 : memcpy (top->state, state, dfa_state_size);
6076 : 102275663 : ready_try [i] = 1;
6077 : :
6078 : 102275663 : if (targetm.sched.first_cycle_multipass_issue)
6079 : 101772153 : targetm.sched.first_cycle_multipass_issue (&top->target_data,
6080 : : ready_try, n_ready,
6081 : : insn,
6082 : 101772153 : &((top - 1)
6083 : : ->target_data));
6084 : :
6085 : : i = -1;
6086 : : }
6087 : : }
6088 : :
6089 : : /* Increase ready-list index. */
6090 : 449217087 : i++;
6091 : : }
6092 : :
6093 : 52137566 : if (targetm.sched.first_cycle_multipass_end)
6094 : 101857679 : targetm.sched.first_cycle_multipass_end (best != 0
6095 : 49915027 : ? &choice_stack[1].target_data
6096 : : : NULL);
6097 : :
6098 : : /* Restore the original state of the DFA. */
6099 : 52137566 : memcpy (state, choice_stack->state, dfa_state_size);
6100 : :
6101 : 52137566 : return best;
6102 : : }
6103 : :
6104 : : /* The following function chooses insn from READY and modifies
6105 : : READY. The following function is used only for first
6106 : : cycle multipass scheduling.
6107 : : Return:
6108 : : -1 if cycle should be advanced,
6109 : : 0 if INSN_PTR is set to point to the desirable insn,
6110 : : 1 if choose_ready () should be restarted without advancing the cycle. */
6111 : : static int
6112 : 56473634 : choose_ready (struct ready_list *ready, bool first_cycle_insn_p,
6113 : : rtx_insn **insn_ptr)
6114 : : {
6115 : 56473634 : if (dbg_cnt (sched_insn) == false)
6116 : : {
6117 : 0 : if (nonscheduled_insns_begin == NULL_RTX)
6118 : 0 : nonscheduled_insns_begin = current_sched_info->prev_head;
6119 : :
6120 : 0 : rtx_insn *insn = first_nonscheduled_insn ();
6121 : :
6122 : 0 : if (QUEUE_INDEX (insn) == QUEUE_READY)
6123 : : /* INSN is in the ready_list. */
6124 : : {
6125 : 0 : ready_remove_insn (insn);
6126 : 0 : *insn_ptr = insn;
6127 : 0 : return 0;
6128 : : }
6129 : :
6130 : : /* INSN is in the queue. Advance cycle to move it to the ready list. */
6131 : 0 : gcc_assert (QUEUE_INDEX (insn) >= 0);
6132 : : return -1;
6133 : : }
6134 : :
6135 : 56464103 : if (dfa_lookahead <= 0 || SCHED_GROUP_P (ready_element (ready, 0))
6136 : 109443403 : || DEBUG_INSN_P (ready_element (ready, 0)))
6137 : : {
6138 : 3503865 : if (targetm.sched.dispatch (NULL, IS_DISPATCH_ON))
6139 : 16 : *insn_ptr = ready_remove_first_dispatch (ready);
6140 : : else
6141 : 3503849 : *insn_ptr = ready_remove_first (ready);
6142 : :
6143 : 3503865 : return 0;
6144 : : }
6145 : : else
6146 : : {
6147 : : /* Try to choose the best insn. */
6148 : 52969769 : int index = 0, i;
6149 : 52969769 : rtx_insn *insn;
6150 : :
6151 : 52969769 : insn = ready_element (ready, 0);
6152 : 52969769 : if (INSN_CODE (insn) < 0)
6153 : : {
6154 : 835792 : *insn_ptr = ready_remove_first (ready);
6155 : 835792 : return 0;
6156 : : }
6157 : :
6158 : : /* Filter the search space. */
6159 : 138372636 : for (i = 0; i < ready->n_ready; i++)
6160 : : {
6161 : 86238659 : ready_try[i] = 0;
6162 : :
6163 : 86238659 : insn = ready_element (ready, i);
6164 : :
6165 : : /* If this insn is recognizable we should have already
6166 : : recognized it earlier.
6167 : : ??? Not very clear where this is supposed to be done.
6168 : : See dep_cost_1. */
6169 : 86238659 : gcc_checking_assert (INSN_CODE (insn) >= 0
6170 : : || recog_memoized (insn) < 0);
6171 : 86238659 : if (INSN_CODE (insn) < 0)
6172 : : {
6173 : : /* Non-recognized insns at position 0 are handled above. */
6174 : 241105 : gcc_assert (i > 0);
6175 : 241105 : ready_try[i] = 1;
6176 : 241105 : continue;
6177 : : }
6178 : :
6179 : 85997554 : if (targetm.sched.first_cycle_multipass_dfa_lookahead_guard)
6180 : : {
6181 : 0 : ready_try[i]
6182 : 0 : = (targetm.sched.first_cycle_multipass_dfa_lookahead_guard
6183 : 0 : (insn, i));
6184 : :
6185 : 0 : if (ready_try[i] < 0)
6186 : : /* Queue instruction for several cycles.
6187 : : We need to restart choose_ready as we have changed
6188 : : the ready list. */
6189 : : {
6190 : 0 : change_queue_index (insn, -ready_try[i]);
6191 : 0 : return 1;
6192 : : }
6193 : :
6194 : : /* Make sure that we didn't end up with 0'th insn filtered out.
6195 : : Don't be tempted to make life easier for backends and just
6196 : : requeue 0'th insn if (ready_try[0] == 0) and restart
6197 : : choose_ready. Backends should be very considerate about
6198 : : requeueing instructions -- especially the highest priority
6199 : : one at position 0. */
6200 : 0 : gcc_assert (ready_try[i] == 0 || i > 0);
6201 : 0 : if (ready_try[i])
6202 : 0 : continue;
6203 : : }
6204 : :
6205 : 85997554 : gcc_assert (ready_try[i] == 0);
6206 : : /* INSN made it through the scrutiny of filters! */
6207 : : }
6208 : :
6209 : 52133977 : if (max_issue (ready, 1, curr_state, first_cycle_insn_p, &index) == 0)
6210 : : {
6211 : 2027615 : *insn_ptr = ready_remove_first (ready);
6212 : 2027615 : if (sched_verbose >= 4)
6213 : 0 : fprintf (sched_dump, ";;\t\tChosen insn (but can't issue) : %s \n",
6214 : 0 : (*current_sched_info->print_insn) (*insn_ptr, 0));
6215 : 2027615 : return 0;
6216 : : }
6217 : : else
6218 : : {
6219 : 50106362 : if (sched_verbose >= 4)
6220 : 0 : fprintf (sched_dump, ";;\t\tChosen insn : %s\n",
6221 : 0 : (*current_sched_info->print_insn)
6222 : 0 : (ready_element (ready, index), 0));
6223 : :
6224 : 50106362 : *insn_ptr = ready_remove (ready, index);
6225 : 50106362 : return 0;
6226 : : }
6227 : : }
6228 : : }
6229 : :
6230 : : /* This function is called when we have successfully scheduled a
6231 : : block. It uses the schedule stored in the scheduled_insns vector
6232 : : to rearrange the RTL. PREV_HEAD is used as the anchor to which we
6233 : : append the scheduled insns; TAIL is the insn after the scheduled
6234 : : block. TARGET_BB is the argument passed to schedule_block. */
6235 : :
6236 : : static void
6237 : 9490677 : commit_schedule (rtx_insn *prev_head, rtx_insn *tail, basic_block *target_bb)
6238 : : {
6239 : 9490677 : unsigned int i;
6240 : 9490677 : rtx_insn *insn;
6241 : :
6242 : 9490677 : last_scheduled_insn = prev_head;
6243 : 9490677 : for (i = 0;
6244 : 105620921 : scheduled_insns.iterate (i, &insn);
6245 : : i++)
6246 : : {
6247 : 96130244 : if (control_flow_insn_p (last_scheduled_insn)
6248 : 96130244 : || current_sched_info->advance_target_bb (*target_bb, insn))
6249 : : {
6250 : 50 : *target_bb = current_sched_info->advance_target_bb (*target_bb, 0);
6251 : :
6252 : 50 : if (sched_verbose)
6253 : : {
6254 : 2 : rtx_insn *x;
6255 : :
6256 : 2 : x = next_real_insn (last_scheduled_insn);
6257 : 2 : gcc_assert (x);
6258 : 2 : dump_new_block_header (1, *target_bb, x, tail);
6259 : : }
6260 : :
6261 : 50 : last_scheduled_insn = bb_note (*target_bb);
6262 : : }
6263 : :
6264 : 96130244 : if (current_sched_info->begin_move_insn)
6265 : 1262 : (*current_sched_info->begin_move_insn) (insn, last_scheduled_insn);
6266 : 96130244 : move_insn (insn, last_scheduled_insn,
6267 : 96130244 : current_sched_info->next_tail);
6268 : 96130244 : if (!DEBUG_INSN_P (insn))
6269 : 56471244 : reemit_notes (insn);
6270 : 96130244 : last_scheduled_insn = insn;
6271 : : }
6272 : :
6273 : 9490677 : scheduled_insns.truncate (0);
6274 : 9490677 : }
6275 : :
6276 : : /* Examine all insns on the ready list and queue those which can't be
6277 : : issued in this cycle. TEMP_STATE is temporary scheduler state we
6278 : : can use as scratch space. If FIRST_CYCLE_INSN_P is true, no insns
6279 : : have been issued for the current cycle, which means it is valid to
6280 : : issue an asm statement.
6281 : :
6282 : : If SHADOWS_ONLY_P is true, we eliminate all real insns and only
6283 : : leave those for which SHADOW_P is true. If MODULO_EPILOGUE is true,
6284 : : we only leave insns which have an INSN_EXACT_TICK. */
6285 : :
6286 : : static void
6287 : 65001859 : prune_ready_list (state_t temp_state, bool first_cycle_insn_p,
6288 : : bool shadows_only_p, bool modulo_epilogue_p)
6289 : : {
6290 : 65001859 : int i, pass;
6291 : 65001859 : bool sched_group_found = false;
6292 : 65001859 : int min_cost_group = 0;
6293 : :
6294 : 65001859 : if (sched_fusion)
6295 : : return;
6296 : :
6297 : 175696803 : for (i = 0; i < ready.n_ready; i++)
6298 : : {
6299 : 114204160 : rtx_insn *insn = ready_element (&ready, i);
6300 : 114204160 : if (SCHED_GROUP_P (insn))
6301 : : {
6302 : : sched_group_found = true;
6303 : : break;
6304 : : }
6305 : : }
6306 : :
6307 : : /* Make two passes if there's a SCHED_GROUP_P insn; make sure to handle
6308 : : such an insn first and note its cost. If at least one SCHED_GROUP_P insn
6309 : : gets queued, then all other insns get queued for one cycle later. */
6310 : 208805177 : for (pass = sched_group_found ? 0 : 1; pass < 2; )
6311 : : {
6312 : 78801459 : int n = ready.n_ready;
6313 : 187253190 : for (i = 0; i < n; i++)
6314 : : {
6315 : 118742115 : rtx_insn *insn = ready_element (&ready, i);
6316 : 118742115 : int cost = 0;
6317 : 118742115 : const char *reason = "resource conflict";
6318 : :
6319 : 118742115 : if (DEBUG_INSN_P (insn))
6320 : 5868755 : continue;
6321 : :
6322 : 7005238 : if (sched_group_found && !SCHED_GROUP_P (insn)
6323 : 112873508 : && ((pass == 0) || (min_cost_group >= 1)))
6324 : : {
6325 : 80 : if (pass == 0)
6326 : 74 : continue;
6327 : : cost = min_cost_group;
6328 : : reason = "not in sched group";
6329 : : }
6330 : 112873280 : else if (modulo_epilogue_p
6331 : 112873280 : && INSN_EXACT_TICK (insn) == INVALID_TICK)
6332 : : {
6333 : : cost = max_insn_queue_index;
6334 : : reason = "not an epilogue insn";
6335 : : }
6336 : 112873280 : else if (shadows_only_p && !SHADOW_P (insn))
6337 : : {
6338 : : cost = 1;
6339 : : reason = "not a shadow";
6340 : : }
6341 : 112873280 : else if (recog_memoized (insn) < 0)
6342 : : {
6343 : 1141993 : if (!first_cycle_insn_p
6344 : 1141993 : && (GET_CODE (PATTERN (insn)) == ASM_INPUT
6345 : 924074 : || asm_noperands (PATTERN (insn)) >= 0))
6346 : : cost = 1;
6347 : : reason = "asm";
6348 : : }
6349 : 111731287 : else if (sched_pressure != SCHED_PRESSURE_NONE)
6350 : : {
6351 : 25238 : if (sched_pressure == SCHED_PRESSURE_MODEL
6352 : 25238 : && INSN_TICK (insn) <= clock_var)
6353 : : {
6354 : 0 : memcpy (temp_state, curr_state, dfa_state_size);
6355 : 0 : if (state_transition (temp_state, insn) >= 0)
6356 : 0 : INSN_TICK (insn) = clock_var + 1;
6357 : : }
6358 : : cost = 0;
6359 : : }
6360 : : else
6361 : : {
6362 : 111706049 : int delay_cost = 0;
6363 : :
6364 : 111706049 : if (delay_htab)
6365 : : {
6366 : 0 : struct delay_pair *delay_entry;
6367 : 0 : delay_entry
6368 : 0 : = delay_htab->find_with_hash (insn,
6369 : : htab_hash_pointer (insn));
6370 : 0 : while (delay_entry && delay_cost == 0)
6371 : : {
6372 : 0 : delay_cost = estimate_shadow_tick (delay_entry);
6373 : 0 : if (delay_cost > max_insn_queue_index)
6374 : : delay_cost = max_insn_queue_index;
6375 : 0 : delay_entry = delay_entry->next_same_i1;
6376 : : }
6377 : : }
6378 : :
6379 : 111706049 : memcpy (temp_state, curr_state, dfa_state_size);
6380 : 111706049 : cost = state_transition (temp_state, insn);
6381 : 111706049 : if (cost < 0)
6382 : : cost = 0;
6383 : 17514737 : else if (cost == 0)
6384 : 0 : cost = 1;
6385 : 111706049 : if (cost < delay_cost)
6386 : : {
6387 : 0 : cost = delay_cost;
6388 : 0 : reason = "shadow tick";
6389 : : }
6390 : : }
6391 : 111706055 : if (cost >= 1)
6392 : : {
6393 : 17563639 : if (SCHED_GROUP_P (insn) && cost > min_cost_group)
6394 : 17563639 : min_cost_group = cost;
6395 : 17563639 : ready_remove (&ready, i);
6396 : : /* Normally we'd want to queue INSN for COST cycles. However,
6397 : : if SCHED_GROUP_P is set, then we must ensure that nothing
6398 : : else comes between INSN and its predecessor. If there is
6399 : : some other insn ready to fire on the next cycle, then that
6400 : : invariant would be broken.
6401 : :
6402 : : So when SCHED_GROUP_P is set, just queue this insn for a
6403 : : single cycle. */
6404 : 17576981 : queue_insn (insn, SCHED_GROUP_P (insn) ? 1 : cost, reason);
6405 : 17563639 : if (i + 1 < n)
6406 : : break;
6407 : : }
6408 : : }
6409 : 78801459 : if (i == n)
6410 : 68511075 : pass++;
6411 : : }
6412 : : }
6413 : :
6414 : : /* Called when we detect that the schedule is impossible. We examine the
6415 : : backtrack queue to find the earliest insn that caused this condition. */
6416 : :
6417 : : static struct haifa_saved_data *
6418 : 0 : verify_shadows (void)
6419 : : {
6420 : 0 : struct haifa_saved_data *save, *earliest_fail = NULL;
6421 : 0 : for (save = backtrack_queue; save; save = save->next)
6422 : : {
6423 : 0 : int t;
6424 : 0 : struct delay_pair *pair = save->delay_pair;
6425 : 0 : rtx_insn *i1 = pair->i1;
6426 : :
6427 : 0 : for (; pair; pair = pair->next_same_i1)
6428 : : {
6429 : 0 : rtx_insn *i2 = pair->i2;
6430 : :
6431 : 0 : if (QUEUE_INDEX (i2) == QUEUE_SCHEDULED)
6432 : 0 : continue;
6433 : :
6434 : 0 : t = INSN_TICK (i1) + pair_delay (pair);
6435 : 0 : if (t < clock_var)
6436 : : {
6437 : 0 : if (sched_verbose >= 2)
6438 : 0 : fprintf (sched_dump,
6439 : : ";;\t\tfailed delay requirements for %d/%d (%d->%d)"
6440 : : ", not ready\n",
6441 : : INSN_UID (pair->i1), INSN_UID (pair->i2),
6442 : 0 : INSN_TICK (pair->i1), INSN_EXACT_TICK (pair->i2));
6443 : : earliest_fail = save;
6444 : : break;
6445 : : }
6446 : 0 : if (QUEUE_INDEX (i2) >= 0)
6447 : : {
6448 : 0 : int queued_for = INSN_TICK (i2);
6449 : :
6450 : 0 : if (t < queued_for)
6451 : : {
6452 : 0 : if (sched_verbose >= 2)
6453 : 0 : fprintf (sched_dump,
6454 : : ";;\t\tfailed delay requirements for %d/%d"
6455 : : " (%d->%d), queued too late\n",
6456 : : INSN_UID (pair->i1), INSN_UID (pair->i2),
6457 : 0 : INSN_TICK (pair->i1), INSN_EXACT_TICK (pair->i2));
6458 : : earliest_fail = save;
6459 : : break;
6460 : : }
6461 : : }
6462 : : }
6463 : : }
6464 : :
6465 : 0 : return earliest_fail;
6466 : : }
6467 : :
6468 : : /* Print instructions together with useful scheduling information between
6469 : : HEAD and TAIL (inclusive). */
6470 : : static void
6471 : 0 : dump_insn_stream (rtx_insn *head, rtx_insn *tail)
6472 : : {
6473 : 0 : fprintf (sched_dump, ";;\t| insn | prio |\n");
6474 : :
6475 : 0 : rtx_insn *next_tail = NEXT_INSN (tail);
6476 : 0 : for (rtx_insn *insn = head; insn != next_tail; insn = NEXT_INSN (insn))
6477 : : {
6478 : 0 : int priority = NOTE_P (insn) ? 0 : INSN_PRIORITY (insn);
6479 : 0 : const char *pattern = (NOTE_P (insn)
6480 : 0 : ? "note"
6481 : 0 : : str_pattern_slim (PATTERN (insn)));
6482 : :
6483 : 0 : fprintf (sched_dump, ";;\t| %4d | %4d | %-30s ",
6484 : 0 : INSN_UID (insn), priority, pattern);
6485 : :
6486 : 0 : if (sched_verbose >= 4)
6487 : : {
6488 : 0 : if (NOTE_P (insn) || LABEL_P (insn) || recog_memoized (insn) < 0)
6489 : 0 : fprintf (sched_dump, "nothing");
6490 : : else
6491 : 0 : print_reservation (sched_dump, insn);
6492 : : }
6493 : 0 : fprintf (sched_dump, "\n");
6494 : : }
6495 : 0 : }
6496 : :
6497 : : /* Use forward list scheduling to rearrange insns of block pointed to by
6498 : : TARGET_BB, possibly bringing insns from subsequent blocks in the same
6499 : : region. */
6500 : :
6501 : : bool
6502 : 9490677 : schedule_block (basic_block *target_bb, state_t init_state)
6503 : : {
6504 : 9490677 : int i;
6505 : 9490677 : bool success = modulo_ii == 0;
6506 : 9490677 : struct sched_block_state ls;
6507 : 9490677 : state_t temp_state = NULL; /* It is used for multipass scheduling. */
6508 : 9490677 : int sort_p, advance, start_clock_var;
6509 : :
6510 : : /* Head/tail info for this block. */
6511 : 9490677 : rtx_insn *prev_head = current_sched_info->prev_head;
6512 : 9490677 : rtx_insn *next_tail = current_sched_info->next_tail;
6513 : 9490677 : rtx_insn *head = NEXT_INSN (prev_head);
6514 : 9490677 : rtx_insn *tail = PREV_INSN (next_tail);
6515 : :
6516 : 9490677 : if ((current_sched_info->flags & DONT_BREAK_DEPENDENCIES) == 0
6517 : 9490677 : && sched_pressure != SCHED_PRESSURE_MODEL && !sched_fusion)
6518 : 9490677 : find_modifiable_mems (head, tail);
6519 : :
6520 : : /* We used to have code to avoid getting parameters moved from hard
6521 : : argument registers into pseudos.
6522 : :
6523 : : However, it was removed when it proved to be of marginal benefit
6524 : : and caused problems because schedule_block and compute_forward_dependences
6525 : : had different notions of what the "head" insn was. */
6526 : :
6527 : 9490677 : gcc_assert (head != tail || INSN_P (head));
6528 : :
6529 : 9490677 : haifa_recovery_bb_recently_added_p = false;
6530 : :
6531 : 9490677 : backtrack_queue = NULL;
6532 : :
6533 : : /* Debug info. */
6534 : 9490677 : if (sched_verbose)
6535 : : {
6536 : 186 : dump_new_block_header (0, *target_bb, head, tail);
6537 : :
6538 : 186 : if (sched_verbose >= 2)
6539 : : {
6540 : 0 : dump_insn_stream (head, tail);
6541 : 0 : memset (&rank_for_schedule_stats, 0,
6542 : : sizeof (rank_for_schedule_stats));
6543 : : }
6544 : : }
6545 : :
6546 : 9490677 : if (init_state == NULL)
6547 : 173 : state_reset (curr_state);
6548 : : else
6549 : 9490504 : memcpy (curr_state, init_state, dfa_state_size);
6550 : :
6551 : : /* Clear the ready list. */
6552 : 9490677 : ready.first = ready.veclen - 1;
6553 : 9490677 : ready.n_ready = 0;
6554 : 9490677 : ready.n_debug = 0;
6555 : :
6556 : : /* It is used for first cycle multipass scheduling. */
6557 : 9490677 : temp_state = alloca (dfa_state_size);
6558 : :
6559 : 9490677 : if (targetm.sched.init)
6560 : 0 : targetm.sched.init (sched_dump, sched_verbose, ready.veclen);
6561 : :
6562 : : /* We start inserting insns after PREV_HEAD. */
6563 : 9490677 : last_scheduled_insn = prev_head;
6564 : 9490677 : last_nondebug_scheduled_insn = NULL;
6565 : 9490677 : nonscheduled_insns_begin = NULL;
6566 : :
6567 : 9490677 : gcc_assert ((NOTE_P (last_scheduled_insn)
6568 : : || DEBUG_INSN_P (last_scheduled_insn))
6569 : : && BLOCK_FOR_INSN (last_scheduled_insn) == *target_bb);
6570 : :
6571 : : /* Initialize INSN_QUEUE. Q_SIZE is the total number of insns in the
6572 : : queue. */
6573 : 9490677 : q_ptr = 0;
6574 : 9490677 : q_size = 0;
6575 : :
6576 : 9490677 : insn_queue = XALLOCAVEC (rtx_insn_list *, max_insn_queue_index + 1);
6577 : 9490677 : memset (insn_queue, 0, (max_insn_queue_index + 1) * sizeof (rtx));
6578 : :
6579 : : /* Start just before the beginning of time. */
6580 : 9490677 : clock_var = -1;
6581 : :
6582 : : /* We need queue and ready lists and clock_var be initialized
6583 : : in try_ready () (which is called through init_ready_list ()). */
6584 : 9490677 : (*current_sched_info->init_ready_list) ();
6585 : :
6586 : 9490677 : if (sched_pressure)
6587 : 757 : sched_pressure_start_bb (*target_bb);
6588 : :
6589 : : /* The algorithm is O(n^2) in the number of ready insns at any given
6590 : : time in the worst case. Before reload we are more likely to have
6591 : : big lists so truncate them to a reasonable size. */
6592 : 9490677 : if (!reload_completed
6593 : 1122 : && ready.n_ready - ready.n_debug > param_max_sched_ready_insns)
6594 : : {
6595 : 4 : ready_sort_debug (&ready);
6596 : 4 : ready_sort_real (&ready);
6597 : :
6598 : : /* Find first free-standing insn past param_max_sched_ready_insns.
6599 : : If there are debug insns, we know they're first. */
6600 : 4 : for (i = param_max_sched_ready_insns + ready.n_debug; i < ready.n_ready;
6601 : : i++)
6602 : 4 : if (!SCHED_GROUP_P (ready_element (&ready, i)))
6603 : : break;
6604 : :
6605 : 4 : if (sched_verbose >= 2)
6606 : : {
6607 : 0 : fprintf (sched_dump,
6608 : : ";;\t\tReady list on entry: %d insns: ", ready.n_ready);
6609 : 0 : debug_ready_list (&ready);
6610 : 0 : fprintf (sched_dump,
6611 : : ";;\t\t before reload => truncated to %d insns\n", i);
6612 : : }
6613 : :
6614 : : /* Delay all insns past it for 1 cycle. If debug counter is
6615 : : activated make an exception for the insn right after
6616 : : nonscheduled_insns_begin. */
6617 : 4 : {
6618 : 4 : rtx_insn *skip_insn;
6619 : :
6620 : 4 : if (dbg_cnt (sched_insn) == false)
6621 : 0 : skip_insn = first_nonscheduled_insn ();
6622 : : else
6623 : 4 : skip_insn = NULL;
6624 : :
6625 : 30 : while (i < ready.n_ready)
6626 : : {
6627 : 26 : rtx_insn *insn;
6628 : :
6629 : 26 : insn = ready_remove (&ready, i);
6630 : :
6631 : 26 : if (insn != skip_insn)
6632 : 26 : queue_insn (insn, 1, "list truncated");
6633 : : }
6634 : 4 : if (skip_insn)
6635 : 0 : ready_add (&ready, skip_insn, true);
6636 : : }
6637 : : }
6638 : :
6639 : : /* Now we can restore basic block notes and maintain precise cfg. */
6640 : 9490677 : restore_bb_notes (*target_bb);
6641 : :
6642 : 9490677 : last_clock_var = -1;
6643 : :
6644 : 9490677 : advance = 0;
6645 : :
6646 : 9490677 : gcc_assert (scheduled_insns.length () == 0);
6647 : 9490677 : sort_p = true;
6648 : 9490677 : must_backtrack = false;
6649 : 9490677 : modulo_insns_scheduled = 0;
6650 : :
6651 : 9490677 : ls.modulo_epilogue = false;
6652 : 9490677 : ls.first_cycle_insn_p = true;
6653 : :
6654 : : /* Loop until all the insns in BB are scheduled. */
6655 : 42745034 : while ((*current_sched_info->schedule_more_p) ())
6656 : : {
6657 : 33254357 : perform_replacements_new_cycle ();
6658 : 33254357 : do
6659 : : {
6660 : 33254357 : start_clock_var = clock_var;
6661 : :
6662 : 33254357 : clock_var++;
6663 : :
6664 : 33254357 : advance_one_cycle ();
6665 : :
6666 : : /* Add to the ready list all pending insns that can be issued now.
6667 : : If there are no ready insns, increment clock until one
6668 : : is ready and add all pending insns at that point to the ready
6669 : : list. */
6670 : 33254357 : queue_to_ready (&ready);
6671 : :
6672 : 33254357 : gcc_assert (ready.n_ready);
6673 : :
6674 : 33254357 : if (sched_verbose >= 2)
6675 : : {
6676 : 0 : fprintf (sched_dump, ";;\t\tReady list after queue_to_ready:");
6677 : 0 : debug_ready_list (&ready);
6678 : : }
6679 : 33254357 : advance -= clock_var - start_clock_var;
6680 : : }
6681 : 33254357 : while (advance > 0);
6682 : :
6683 : 33254357 : if (ls.modulo_epilogue)
6684 : : {
6685 : 0 : int stage = clock_var / modulo_ii;
6686 : 0 : if (stage > modulo_last_stage * 2 + 2)
6687 : : {
6688 : 0 : if (sched_verbose >= 2)
6689 : 0 : fprintf (sched_dump,
6690 : : ";;\t\tmodulo scheduled succeeded at II %d\n",
6691 : : modulo_ii);
6692 : 0 : success = true;
6693 : 0 : goto end_schedule;
6694 : : }
6695 : : }
6696 : 33254357 : else if (modulo_ii > 0)
6697 : : {
6698 : 0 : int stage = clock_var / modulo_ii;
6699 : 0 : if (stage > modulo_max_stages)
6700 : : {
6701 : 0 : if (sched_verbose >= 2)
6702 : 0 : fprintf (sched_dump,
6703 : : ";;\t\tfailing schedule due to excessive stages\n");
6704 : 0 : goto end_schedule;
6705 : : }
6706 : 0 : if (modulo_n_insns == modulo_insns_scheduled
6707 : 0 : && stage > modulo_last_stage)
6708 : : {
6709 : 0 : if (sched_verbose >= 2)
6710 : 0 : fprintf (sched_dump,
6711 : : ";;\t\tfound kernel after %d stages, II %d\n",
6712 : : stage, modulo_ii);
6713 : 0 : ls.modulo_epilogue = true;
6714 : : }
6715 : : }
6716 : :
6717 : 33254357 : prune_ready_list (temp_state, true, false, ls.modulo_epilogue);
6718 : 33254357 : if (ready.n_ready == 0)
6719 : 3855 : continue;
6720 : 33250502 : if (must_backtrack)
6721 : 0 : goto do_backtrack;
6722 : :
6723 : 33250502 : ls.shadows_only_p = false;
6724 : 33250502 : cycle_issued_insns = 0;
6725 : 33250502 : ls.can_issue_more = issue_rate;
6726 : 146084324 : for (;;)
6727 : : {
6728 : 89667413 : rtx_insn *insn;
6729 : 89667413 : int cost;
6730 : 89667413 : bool asm_p;
6731 : :
6732 : 89667413 : if (sort_p && ready.n_ready > 0)
6733 : : {
6734 : : /* Sort the ready list based on priority. This must be
6735 : : done every iteration through the loop, as schedule_insn
6736 : : may have readied additional insns that will not be
6737 : : sorted correctly. */
6738 : 58208797 : ready_sort (&ready);
6739 : :
6740 : 58208797 : if (sched_verbose >= 2)
6741 : : {
6742 : 0 : fprintf (sched_dump,
6743 : : ";;\t\tReady list after ready_sort: ");
6744 : 0 : debug_ready_list (&ready);
6745 : : }
6746 : : }
6747 : :
6748 : : /* We don't want md sched reorder to even see debug isns, so put
6749 : : them out right away. */
6750 : 58208797 : if (ready.n_ready && DEBUG_INSN_P (ready_element (&ready, 0))
6751 : 95535085 : && (*current_sched_info->schedule_more_p) ())
6752 : : {
6753 : 45526672 : while (ready.n_ready && DEBUG_INSN_P (ready_element (&ready, 0)))
6754 : : {
6755 : 39659000 : rtx_insn *insn = ready_remove_first (&ready);
6756 : 39659000 : gcc_assert (DEBUG_INSN_P (insn));
6757 : 39659000 : (*current_sched_info->begin_schedule_ready) (insn);
6758 : 39659000 : scheduled_insns.safe_push (insn);
6759 : 39659000 : last_scheduled_insn = insn;
6760 : 39659000 : advance = schedule_insn (insn);
6761 : 39659000 : gcc_assert (advance == 0);
6762 : 39659000 : if (ready.n_ready > 0)
6763 : 37990804 : ready_sort (&ready);
6764 : : }
6765 : : }
6766 : :
6767 : 89667413 : if (ls.first_cycle_insn_p && !ready.n_ready)
6768 : : break;
6769 : :
6770 : 89666110 : resume_after_backtrack:
6771 : : /* Allow the target to reorder the list, typically for
6772 : : better instruction bundling. */
6773 : 89666110 : if (sort_p
6774 : 89666110 : && (ready.n_ready == 0
6775 : 56540601 : || !SCHED_GROUP_P (ready_element (&ready, 0))))
6776 : : {
6777 : 86170236 : if (ls.first_cycle_insn_p && targetm.sched.reorder)
6778 : 33234998 : ls.can_issue_more
6779 : 33234998 : = targetm.sched.reorder (sched_dump, sched_verbose,
6780 : : ready_lastpos (&ready),
6781 : : &ready.n_ready, clock_var);
6782 : 52935238 : else if (!ls.first_cycle_insn_p && targetm.sched.reorder2)
6783 : 0 : ls.can_issue_more
6784 : 0 : = targetm.sched.reorder2 (sched_dump, sched_verbose,
6785 : 0 : ready.n_ready
6786 : 0 : ? ready_lastpos (&ready) : NULL,
6787 : : &ready.n_ready, clock_var);
6788 : : }
6789 : :
6790 : 89666110 : restart_choose_ready:
6791 : 89666110 : if (sched_verbose >= 2)
6792 : : {
6793 : 0 : fprintf (sched_dump, ";;\tReady list (t = %3d): ",
6794 : : clock_var);
6795 : 0 : debug_ready_list (&ready);
6796 : 0 : if (sched_pressure == SCHED_PRESSURE_WEIGHTED)
6797 : 0 : print_curr_reg_pressure ();
6798 : : }
6799 : :
6800 : 89666110 : if (ready.n_ready == 0
6801 : 33125509 : && ls.can_issue_more
6802 : 31467290 : && reload_completed)
6803 : : {
6804 : : /* Allow scheduling insns directly from the queue in case
6805 : : there's nothing better to do (ready list is empty) but
6806 : : there are still vacant dispatch slots in the current cycle. */
6807 : 31465124 : if (sched_verbose >= 6)
6808 : 0 : fprintf (sched_dump,";;\t\tSecond chance\n");
6809 : 31465124 : memcpy (temp_state, curr_state, dfa_state_size);
6810 : 31465124 : if (early_queue_to_ready (temp_state, &ready))
6811 : 4 : ready_sort (&ready);
6812 : : }
6813 : :
6814 : 89666110 : if (ready.n_ready == 0
6815 : 56540605 : || !ls.can_issue_more
6816 : 56473634 : || state_dead_lock_p (curr_state)
6817 : 146139744 : || !(*current_sched_info->schedule_more_p) ())
6818 : : break;
6819 : :
6820 : : /* Select and remove the insn from the ready list. */
6821 : 56473634 : if (sort_p)
6822 : : {
6823 : 56473634 : int res;
6824 : :
6825 : 56473634 : insn = NULL;
6826 : 56473634 : res = choose_ready (&ready, ls.first_cycle_insn_p, &insn);
6827 : :
6828 : 56473634 : if (res < 0)
6829 : : /* Finish cycle. */
6830 : : break;
6831 : 56473634 : if (res > 0)
6832 : 0 : goto restart_choose_ready;
6833 : :
6834 : 56473634 : gcc_assert (insn != NULL_RTX);
6835 : : }
6836 : : else
6837 : 0 : insn = ready_remove_first (&ready);
6838 : :
6839 : 56473634 : if (sched_pressure != SCHED_PRESSURE_NONE
6840 : 56473634 : && INSN_TICK (insn) > clock_var)
6841 : : {
6842 : 2390 : ready_add (&ready, insn, true);
6843 : 2390 : advance = 1;
6844 : 2390 : break;
6845 : : }
6846 : :
6847 : 56471244 : if (targetm.sched.dfa_new_cycle
6848 : 56471244 : && targetm.sched.dfa_new_cycle (sched_dump, sched_verbose,
6849 : : insn, last_clock_var,
6850 : : clock_var, &sort_p))
6851 : : /* SORT_P is used by the target to override sorting
6852 : : of the ready list. This is needed when the target
6853 : : has modified its internal structures expecting that
6854 : : the insn will be issued next. As we need the insn
6855 : : to have the highest priority (so it will be returned by
6856 : : the ready_remove_first call above), we invoke
6857 : : ready_add (&ready, insn, true).
6858 : : But, still, there is one issue: INSN can be later
6859 : : discarded by scheduler's front end through
6860 : : current_sched_info->can_schedule_ready_p, hence, won't
6861 : : be issued next. */
6862 : : {
6863 : 0 : ready_add (&ready, insn, true);
6864 : 0 : break;
6865 : : }
6866 : :
6867 : 56471244 : sort_p = true;
6868 : :
6869 : 56471244 : if (current_sched_info->can_schedule_ready_p
6870 : 56471244 : && ! (*current_sched_info->can_schedule_ready_p) (insn))
6871 : : /* We normally get here only if we don't want to move
6872 : : insn from the split block. */
6873 : : {
6874 : 0 : TODO_SPEC (insn) = DEP_POSTPONED;
6875 : 0 : goto restart_choose_ready;
6876 : : }
6877 : :
6878 : 56471244 : if (delay_htab)
6879 : : {
6880 : : /* If this insn is the first part of a delay-slot pair, record a
6881 : : backtrack point. */
6882 : 0 : struct delay_pair *delay_entry;
6883 : 0 : delay_entry
6884 : 0 : = delay_htab->find_with_hash (insn, htab_hash_pointer (insn));
6885 : 0 : if (delay_entry)
6886 : : {
6887 : 0 : save_backtrack_point (delay_entry, ls);
6888 : 0 : if (sched_verbose >= 2)
6889 : 0 : fprintf (sched_dump, ";;\t\tsaving backtrack point\n");
6890 : : }
6891 : : }
6892 : :
6893 : : /* DECISION is made. */
6894 : :
6895 : 56471244 : if (modulo_ii > 0 && INSN_UID (insn) < modulo_iter0_max_uid)
6896 : : {
6897 : 0 : modulo_insns_scheduled++;
6898 : 0 : modulo_last_stage = clock_var / modulo_ii;
6899 : : }
6900 : 56471244 : if (TODO_SPEC (insn) & SPECULATIVE)
6901 : 0 : generate_recovery_code (insn);
6902 : :
6903 : 56471244 : if (targetm.sched.dispatch (NULL, IS_DISPATCH_ON))
6904 : 14 : targetm.sched.dispatch_do (insn, ADD_TO_DISPATCH_WINDOW);
6905 : :
6906 : : /* Update counters, etc in the scheduler's front end. */
6907 : 56471244 : (*current_sched_info->begin_schedule_ready) (insn);
6908 : 56471244 : scheduled_insns.safe_push (insn);
6909 : 56471244 : gcc_assert (NONDEBUG_INSN_P (insn));
6910 : 56471244 : last_nondebug_scheduled_insn = last_scheduled_insn = insn;
6911 : :
6912 : 56471244 : if (recog_memoized (insn) >= 0)
6913 : : {
6914 : 55635271 : memcpy (temp_state, curr_state, dfa_state_size);
6915 : 55635271 : cost = state_transition (curr_state, insn);
6916 : 55635271 : if (sched_pressure != SCHED_PRESSURE_WEIGHTED && !sched_fusion)
6917 : 55631078 : gcc_assert (cost < 0);
6918 : 55635271 : if (memcmp (temp_state, curr_state, dfa_state_size) != 0)
6919 : 55259570 : cycle_issued_insns++;
6920 : : asm_p = false;
6921 : : }
6922 : : else
6923 : 835973 : asm_p = (GET_CODE (PATTERN (insn)) == ASM_INPUT
6924 : 835973 : || asm_noperands (PATTERN (insn)) >= 0);
6925 : :
6926 : 56471244 : if (targetm.sched.variable_issue)
6927 : 0 : ls.can_issue_more =
6928 : 0 : targetm.sched.variable_issue (sched_dump, sched_verbose,
6929 : : insn, ls.can_issue_more);
6930 : : /* A naked CLOBBER or USE generates no instruction, so do
6931 : : not count them against the issue rate. */
6932 : 56471244 : else if (GET_CODE (PATTERN (insn)) != USE
6933 : 56471244 : && GET_CODE (PATTERN (insn)) != CLOBBER)
6934 : 55689604 : ls.can_issue_more--;
6935 : 56471244 : advance = schedule_insn (insn);
6936 : :
6937 : 56471244 : if (SHADOW_P (insn))
6938 : 0 : ls.shadows_only_p = true;
6939 : :
6940 : : /* After issuing an asm insn we should start a new cycle. */
6941 : 56471244 : if (advance == 0 && asm_p)
6942 : 54333 : advance = 1;
6943 : :
6944 : 56471244 : if (must_backtrack)
6945 : : break;
6946 : :
6947 : 56471244 : if (advance != 0)
6948 : : break;
6949 : :
6950 : 56416911 : ls.first_cycle_insn_p = false;
6951 : 56416911 : if (ready.n_ready > 0)
6952 : 31747502 : prune_ready_list (temp_state, false, ls.shadows_only_p,
6953 : 31747502 : ls.modulo_epilogue);
6954 : 56416911 : }
6955 : :
6956 : 33250502 : do_backtrack:
6957 : 33250502 : if (!must_backtrack)
6958 : 33485761 : for (i = 0; i < ready.n_ready; i++)
6959 : : {
6960 : 235259 : rtx_insn *insn = ready_element (&ready, i);
6961 : 235259 : if (INSN_EXACT_TICK (insn) == clock_var)
6962 : : {
6963 : 0 : must_backtrack = true;
6964 : 0 : clock_var++;
6965 : 0 : break;
6966 : : }
6967 : : }
6968 : 33250502 : if (must_backtrack && modulo_ii > 0)
6969 : : {
6970 : 0 : if (modulo_backtracks_left == 0)
6971 : 0 : goto end_schedule;
6972 : 0 : modulo_backtracks_left--;
6973 : : }
6974 : 33250502 : while (must_backtrack)
6975 : : {
6976 : 0 : struct haifa_saved_data *failed;
6977 : 0 : rtx_insn *failed_insn;
6978 : :
6979 : 0 : must_backtrack = false;
6980 : 0 : failed = verify_shadows ();
6981 : 0 : gcc_assert (failed);
6982 : :
6983 : 0 : failed_insn = failed->delay_pair->i1;
6984 : : /* Clear these queues. */
6985 : 0 : perform_replacements_new_cycle ();
6986 : 0 : toggle_cancelled_flags (false);
6987 : 0 : unschedule_insns_until (failed_insn);
6988 : 0 : while (failed != backtrack_queue)
6989 : 0 : free_topmost_backtrack_point (true);
6990 : 0 : restore_last_backtrack_point (&ls);
6991 : 0 : if (sched_verbose >= 2)
6992 : 0 : fprintf (sched_dump, ";;\t\trewind to cycle %d\n", clock_var);
6993 : : /* Delay by at least a cycle. This could cause additional
6994 : : backtracking. */
6995 : 0 : queue_insn (failed_insn, 1, "backtracked");
6996 : 0 : advance = 0;
6997 : 0 : if (must_backtrack)
6998 : 0 : continue;
6999 : 0 : if (ready.n_ready > 0)
7000 : 0 : goto resume_after_backtrack;
7001 : : else
7002 : : {
7003 : 0 : if (clock_var == 0 && ls.first_cycle_insn_p)
7004 : 0 : goto end_schedule;
7005 : : advance = 1;
7006 : : break;
7007 : : }
7008 : : }
7009 : 33250502 : ls.first_cycle_insn_p = true;
7010 : : }
7011 : 9490677 : if (ls.modulo_epilogue)
7012 : 0 : success = true;
7013 : 9490677 : end_schedule:
7014 : 9490677 : if (!ls.first_cycle_insn_p || advance)
7015 : 722 : advance_one_cycle ();
7016 : 9490677 : perform_replacements_new_cycle ();
7017 : 9490677 : if (modulo_ii > 0)
7018 : : {
7019 : : /* Once again, debug insn suckiness: they can be on the ready list
7020 : : even if they have unresolved dependencies. To make our view
7021 : : of the world consistent, remove such "ready" insns. */
7022 : 0 : restart_debug_insn_loop:
7023 : 0 : for (i = ready.n_ready - 1; i >= 0; i--)
7024 : : {
7025 : 0 : rtx_insn *x;
7026 : :
7027 : 0 : x = ready_element (&ready, i);
7028 : 0 : if (DEPS_LIST_FIRST (INSN_HARD_BACK_DEPS (x)) != NULL
7029 : 0 : || DEPS_LIST_FIRST (INSN_SPEC_BACK_DEPS (x)) != NULL)
7030 : : {
7031 : 0 : ready_remove (&ready, i);
7032 : 0 : goto restart_debug_insn_loop;
7033 : : }
7034 : : }
7035 : 0 : for (i = ready.n_ready - 1; i >= 0; i--)
7036 : : {
7037 : 0 : rtx_insn *x;
7038 : :
7039 : 0 : x = ready_element (&ready, i);
7040 : 0 : resolve_dependencies (x);
7041 : : }
7042 : 0 : for (i = 0; i <= max_insn_queue_index; i++)
7043 : : {
7044 : : rtx_insn_list *link;
7045 : 0 : while ((link = insn_queue[i]) != NULL)
7046 : : {
7047 : 0 : rtx_insn *x = link->insn ();
7048 : 0 : insn_queue[i] = link->next ();
7049 : 0 : QUEUE_INDEX (x) = QUEUE_NOWHERE;
7050 : 0 : free_INSN_LIST_node (link);
7051 : 0 : resolve_dependencies (x);
7052 : : }
7053 : : }
7054 : : }
7055 : :
7056 : 9490677 : if (!success)
7057 : 0 : undo_all_replacements ();
7058 : :
7059 : : /* Debug info. */
7060 : 9490677 : if (sched_verbose)
7061 : : {
7062 : 186 : fprintf (sched_dump, ";;\tReady list (final): ");
7063 : 186 : debug_ready_list (&ready);
7064 : : }
7065 : :
7066 : 9490677 : if (modulo_ii == 0 && current_sched_info->queue_must_finish_empty)
7067 : : /* Sanity check -- queue must be empty now. Meaningless if region has
7068 : : multiple bbs. */
7069 : 9490603 : gcc_assert (!q_size && !ready.n_ready && !ready.n_debug);
7070 : 74 : else if (modulo_ii == 0)
7071 : : {
7072 : : /* We must maintain QUEUE_INDEX between blocks in region. */
7073 : 86 : for (i = ready.n_ready - 1; i >= 0; i--)
7074 : : {
7075 : 12 : rtx_insn *x;
7076 : :
7077 : 12 : x = ready_element (&ready, i);
7078 : 12 : QUEUE_INDEX (x) = QUEUE_NOWHERE;
7079 : 12 : TODO_SPEC (x) = HARD_DEP;
7080 : : }
7081 : :
7082 : 74 : if (q_size)
7083 : 0 : for (i = 0; i <= max_insn_queue_index; i++)
7084 : : {
7085 : 0 : rtx_insn_list *link;
7086 : 0 : for (link = insn_queue[i]; link; link = link->next ())
7087 : : {
7088 : 0 : rtx_insn *x;
7089 : :
7090 : 0 : x = link->insn ();
7091 : 0 : QUEUE_INDEX (x) = QUEUE_NOWHERE;
7092 : 0 : TODO_SPEC (x) = HARD_DEP;
7093 : : }
7094 : 0 : free_INSN_LIST_list (&insn_queue[i]);
7095 : : }
7096 : : }
7097 : :
7098 : 9490677 : if (sched_pressure == SCHED_PRESSURE_MODEL)
7099 : 0 : model_end_schedule ();
7100 : :
7101 : 9490677 : if (success)
7102 : : {
7103 : 9490677 : commit_schedule (prev_head, tail, target_bb);
7104 : 9490677 : if (sched_verbose)
7105 : 186 : fprintf (sched_dump, ";; total time = %d\n", clock_var);
7106 : : }
7107 : : else
7108 : 0 : last_scheduled_insn = tail;
7109 : :
7110 : 9490677 : scheduled_insns.truncate (0);
7111 : :
7112 : 9490677 : if (!current_sched_info->queue_must_finish_empty
7113 : 9490603 : || haifa_recovery_bb_recently_added_p)
7114 : : {
7115 : : /* INSN_TICK (minimum clock tick at which the insn becomes
7116 : : ready) may be not correct for the insn in the subsequent
7117 : : blocks of the region. We should use a correct value of
7118 : : `clock_var' or modify INSN_TICK. It is better to keep
7119 : : clock_var value equal to 0 at the start of a basic block.
7120 : : Therefore we modify INSN_TICK here. */
7121 : 74 : fix_inter_tick (NEXT_INSN (prev_head), last_scheduled_insn);
7122 : : }
7123 : :
7124 : 9490677 : if (targetm.sched.finish)
7125 : : {
7126 : 0 : targetm.sched.finish (sched_dump, sched_verbose);
7127 : : /* Target might have added some instructions to the scheduled block
7128 : : in its md_finish () hook. These new insns don't have any data
7129 : : initialized and to identify them we extend h_i_d so that they'll
7130 : : get zero luids. */
7131 : 0 : sched_extend_luids ();
7132 : : }
7133 : :
7134 : : /* Update head/tail boundaries. */
7135 : 9490677 : head = NEXT_INSN (prev_head);
7136 : 9490677 : tail = last_scheduled_insn;
7137 : :
7138 : 9490677 : if (sched_verbose)
7139 : : {
7140 : 186 : fprintf (sched_dump, ";; new head = %d\n;; new tail = %d\n",
7141 : 186 : INSN_UID (head), INSN_UID (tail));
7142 : :
7143 : 186 : if (sched_verbose >= 2)
7144 : : {
7145 : 0 : dump_insn_stream (head, tail);
7146 : 0 : print_rank_for_schedule_stats (";; TOTAL ", &rank_for_schedule_stats,
7147 : : NULL);
7148 : : }
7149 : :
7150 : 186 : fprintf (sched_dump, "\n");
7151 : : }
7152 : :
7153 : 9490677 : head = restore_other_notes (head, NULL);
7154 : :
7155 : 9490677 : current_sched_info->head = head;
7156 : 9490677 : current_sched_info->tail = tail;
7157 : :
7158 : 9490677 : free_backtrack_queue ();
7159 : :
7160 : 9490677 : return success;
7161 : : }
7162 : :
7163 : : /* Set_priorities: compute priority of each insn in the block. */
7164 : :
7165 : : int
7166 : 9491719 : set_priorities (rtx_insn *head, rtx_insn *tail)
7167 : : {
7168 : 9491719 : rtx_insn *insn;
7169 : 9491719 : int n_insn;
7170 : 9491719 : int sched_max_insns_priority =
7171 : 9491719 : current_sched_info->sched_max_insns_priority;
7172 : 9491719 : rtx_insn *prev_head;
7173 : :
7174 : 9491719 : if (head == tail && ! INSN_P (head))
7175 : 0 : gcc_unreachable ();
7176 : :
7177 : 9491719 : n_insn = 0;
7178 : :
7179 : 9491719 : prev_head = PREV_INSN (head);
7180 : 120690026 : for (insn = tail; insn != prev_head; insn = PREV_INSN (insn))
7181 : : {
7182 : 101706588 : if (!INSN_P (insn))
7183 : 5571892 : continue;
7184 : :
7185 : 96134696 : n_insn++;
7186 : 96134696 : (void) priority (insn);
7187 : :
7188 : 96134696 : gcc_assert (INSN_PRIORITY_KNOWN (insn));
7189 : :
7190 : 96134696 : sched_max_insns_priority = MAX (sched_max_insns_priority,
7191 : : INSN_PRIORITY (insn));
7192 : : }
7193 : :
7194 : 9491719 : current_sched_info->sched_max_insns_priority = sched_max_insns_priority;
7195 : :
7196 : 9491719 : return n_insn;
7197 : : }
7198 : :
7199 : : /* Set sched_dump and sched_verbose for the desired debugging output. */
7200 : : void
7201 : 924376 : setup_sched_dump (void)
7202 : : {
7203 : 924376 : sched_verbose = sched_verbose_param;
7204 : 924376 : sched_dump = dump_file;
7205 : 924376 : if (!dump_file)
7206 : 924339 : sched_verbose = 0;
7207 : 924376 : }
7208 : :
7209 : : /* Allocate data for register pressure sensitive scheduling. */
7210 : : static void
7211 : 924376 : alloc_global_sched_pressure_data (void)
7212 : : {
7213 : 924376 : if (sched_pressure != SCHED_PRESSURE_NONE)
7214 : : {
7215 : 72 : int i, max_regno = max_reg_num ();
7216 : :
7217 : 72 : if (sched_dump != NULL)
7218 : : /* We need info about pseudos for rtl dumps about pseudo
7219 : : classes and costs. */
7220 : 0 : regstat_init_n_sets_and_refs ();
7221 : 72 : ira_set_pseudo_classes (true, sched_verbose ? sched_dump : NULL);
7222 : 72 : sched_regno_pressure_class
7223 : 72 : = (enum reg_class *) xmalloc (max_regno * sizeof (enum reg_class));
7224 : 10499 : for (i = 0; i < max_regno; i++)
7225 : 20854 : sched_regno_pressure_class[i]
7226 : 10427 : = (i < FIRST_PSEUDO_REGISTER
7227 : 10427 : ? ira_pressure_class_translate[REGNO_REG_CLASS (i)]
7228 : 3803 : : ira_pressure_class_translate[reg_allocno_class (i)]);
7229 : 72 : curr_reg_live = BITMAP_ALLOC (NULL);
7230 : 72 : if (sched_pressure == SCHED_PRESSURE_WEIGHTED)
7231 : : {
7232 : 72 : saved_reg_live = BITMAP_ALLOC (NULL);
7233 : 72 : region_ref_regs = BITMAP_ALLOC (NULL);
7234 : : }
7235 : 72 : if (sched_pressure == SCHED_PRESSURE_MODEL)
7236 : 0 : tmp_bitmap = BITMAP_ALLOC (NULL);
7237 : :
7238 : : /* Calculate number of CALL_SAVED_REGS and FIXED_REGS in register classes
7239 : : that we calculate register pressure for. */
7240 : 362 : for (int c = 0; c < ira_pressure_classes_num; ++c)
7241 : : {
7242 : 290 : enum reg_class cl = ira_pressure_classes[c];
7243 : :
7244 : 290 : call_saved_regs_num[cl] = 0;
7245 : 290 : fixed_regs_num[cl] = 0;
7246 : :
7247 : 3670 : for (int i = 0; i < ira_class_hard_regs_num[cl]; ++i)
7248 : : {
7249 : 3380 : unsigned int regno = ira_class_hard_regs[cl][i];
7250 : 3380 : if (fixed_regs[regno])
7251 : 0 : ++fixed_regs_num[cl];
7252 : 3380 : else if (!crtl->abi->clobbers_full_reg_p (regno))
7253 : 422 : ++call_saved_regs_num[cl];
7254 : : }
7255 : : }
7256 : : }
7257 : 924376 : }
7258 : :
7259 : : /* Free data for register pressure sensitive scheduling. Also called
7260 : : from schedule_region when stopping sched-pressure early. */
7261 : : void
7262 : 924376 : free_global_sched_pressure_data (void)
7263 : : {
7264 : 924376 : if (sched_pressure != SCHED_PRESSURE_NONE)
7265 : : {
7266 : 72 : if (regstat_n_sets_and_refs != NULL)
7267 : 0 : regstat_free_n_sets_and_refs ();
7268 : 72 : if (sched_pressure == SCHED_PRESSURE_WEIGHTED)
7269 : : {
7270 : 72 : BITMAP_FREE (region_ref_regs);
7271 : 72 : BITMAP_FREE (saved_reg_live);
7272 : : }
7273 : 72 : if (sched_pressure == SCHED_PRESSURE_MODEL)
7274 : 0 : BITMAP_FREE (tmp_bitmap);
7275 : 72 : BITMAP_FREE (curr_reg_live);
7276 : 72 : free (sched_regno_pressure_class);
7277 : : }
7278 : 924376 : }
7279 : :
7280 : : /* Initialize some global state for the scheduler. This function works
7281 : : with the common data shared between all the schedulers. It is called
7282 : : from the scheduler specific initialization routine. */
7283 : :
7284 : : void
7285 : 924376 : sched_init (void)
7286 : : {
7287 : 924376 : if (targetm.sched.dispatch (NULL, IS_DISPATCH_ON))
7288 : 3 : targetm.sched.dispatch_do (NULL, DISPATCH_INIT);
7289 : :
7290 : 924376 : if (live_range_shrinkage_p)
7291 : 35 : sched_pressure = SCHED_PRESSURE_WEIGHTED;
7292 : 924341 : else if (flag_sched_pressure
7293 : 80 : && !reload_completed
7294 : 37 : && common_sched_info->sched_pass_id == SCHED_RGN_PASS)
7295 : 37 : sched_pressure = ((enum sched_pressure_algorithm)
7296 : 37 : param_sched_pressure_algorithm);
7297 : : else
7298 : 924304 : sched_pressure = SCHED_PRESSURE_NONE;
7299 : :
7300 : 924376 : if (sched_pressure != SCHED_PRESSURE_NONE)
7301 : 72 : ira_setup_eliminable_regset ();
7302 : :
7303 : : /* Initialize SPEC_INFO. */
7304 : 924376 : if (targetm.sched.set_sched_flags)
7305 : : {
7306 : 0 : spec_info = &spec_info_var;
7307 : 0 : targetm.sched.set_sched_flags (spec_info);
7308 : :
7309 : 0 : if (spec_info->mask != 0)
7310 : : {
7311 : 0 : spec_info->data_weakness_cutoff
7312 : 0 : = (param_sched_spec_prob_cutoff * MAX_DEP_WEAK) / 100;
7313 : 0 : spec_info->control_weakness_cutoff
7314 : 0 : = (param_sched_spec_prob_cutoff * REG_BR_PROB_BASE) / 100;
7315 : : }
7316 : : else
7317 : : /* So we won't read anything accidentally. */
7318 : 0 : spec_info = NULL;
7319 : :
7320 : : }
7321 : : else
7322 : : /* So we won't read anything accidentally. */
7323 : 924376 : spec_info = 0;
7324 : :
7325 : : /* Initialize issue_rate. */
7326 : 924376 : if (targetm.sched.issue_rate)
7327 : 924376 : issue_rate = targetm.sched.issue_rate ();
7328 : : else
7329 : 0 : issue_rate = 1;
7330 : :
7331 : 924376 : if (targetm.sched.first_cycle_multipass_dfa_lookahead
7332 : : /* Don't use max_issue with reg_pressure scheduling. Multipass
7333 : : scheduling and reg_pressure scheduling undo each other's decisions. */
7334 : 924376 : && sched_pressure == SCHED_PRESSURE_NONE)
7335 : 924304 : dfa_lookahead = targetm.sched.first_cycle_multipass_dfa_lookahead ();
7336 : : else
7337 : 72 : dfa_lookahead = 0;
7338 : :
7339 : : /* Set to "0" so that we recalculate. */
7340 : 924376 : max_lookahead_tries = 0;
7341 : :
7342 : 924376 : if (targetm.sched.init_dfa_pre_cycle_insn)
7343 : 0 : targetm.sched.init_dfa_pre_cycle_insn ();
7344 : :
7345 : 924376 : if (targetm.sched.init_dfa_post_cycle_insn)
7346 : 0 : targetm.sched.init_dfa_post_cycle_insn ();
7347 : :
7348 : 924376 : dfa_start ();
7349 : 924376 : dfa_state_size = state_size ();
7350 : :
7351 : 924376 : init_alias_analysis ();
7352 : :
7353 : 924376 : if (!sched_no_dce)
7354 : 924376 : df_set_flags (DF_LR_RUN_DCE);
7355 : 924376 : df_note_add_problem ();
7356 : :
7357 : : /* More problems needed for interloop dep calculation in SMS. */
7358 : 924376 : if (common_sched_info->sched_pass_id == SCHED_SMS_PASS)
7359 : : {
7360 : 104 : df_rd_add_problem ();
7361 : 104 : df_chain_add_problem (DF_DU_CHAIN + DF_UD_CHAIN);
7362 : : }
7363 : :
7364 : 924376 : df_analyze ();
7365 : :
7366 : : /* Do not run DCE after reload, as this can kill nops inserted
7367 : : by bundling. */
7368 : 924376 : if (reload_completed)
7369 : 924056 : df_clear_flags (DF_LR_RUN_DCE);
7370 : :
7371 : 924376 : regstat_compute_calls_crossed ();
7372 : :
7373 : 924376 : if (targetm.sched.init_global)
7374 : 924376 : targetm.sched.init_global (sched_dump, sched_verbose, get_max_uid () + 1);
7375 : :
7376 : 924376 : alloc_global_sched_pressure_data ();
7377 : :
7378 : 924376 : curr_state = xmalloc (dfa_state_size);
7379 : 924376 : }
7380 : :
7381 : : static void haifa_init_only_bb (basic_block, basic_block);
7382 : :
7383 : : /* Initialize data structures specific to the Haifa scheduler. */
7384 : : void
7385 : 924245 : haifa_sched_init (void)
7386 : : {
7387 : 924245 : setup_sched_dump ();
7388 : 924245 : sched_init ();
7389 : :
7390 : 924245 : scheduled_insns.create (0);
7391 : :
7392 : 924245 : if (spec_info != NULL)
7393 : : {
7394 : 0 : sched_deps_info->use_deps_list = 1;
7395 : 0 : sched_deps_info->generate_spec_deps = 1;
7396 : : }
7397 : :
7398 : : /* Initialize luids, dependency caches, target and h_i_d for the
7399 : : whole function. */
7400 : 924245 : {
7401 : 924245 : sched_init_bbs ();
7402 : :
7403 : 924245 : auto_vec<basic_block> bbs (n_basic_blocks_for_fn (cfun));
7404 : 924245 : basic_block bb;
7405 : 10431064 : FOR_EACH_BB_FN (bb, cfun)
7406 : 9506819 : bbs.quick_push (bb);
7407 : 924245 : sched_init_luids (bbs);
7408 : 924245 : sched_deps_init (true);
7409 : 924245 : sched_extend_target ();
7410 : 924245 : haifa_init_h_i_d (bbs);
7411 : 924245 : }
7412 : :
7413 : 924245 : sched_init_only_bb = haifa_init_only_bb;
7414 : 924245 : sched_split_block = sched_split_block_1;
7415 : 924245 : sched_create_empty_bb = sched_create_empty_bb_1;
7416 : 924245 : haifa_recovery_bb_ever_added_p = false;
7417 : :
7418 : 924245 : nr_begin_data = nr_begin_control = nr_be_in_data = nr_be_in_control = 0;
7419 : 924245 : before_recovery = 0;
7420 : 924245 : after_recovery = 0;
7421 : :
7422 : 924245 : modulo_ii = 0;
7423 : 924245 : }
7424 : :
7425 : : /* Finish work with the data specific to the Haifa scheduler. */
7426 : : void
7427 : 924245 : haifa_sched_finish (void)
7428 : : {
7429 : 924245 : sched_create_empty_bb = NULL;
7430 : 924245 : sched_split_block = NULL;
7431 : 924245 : sched_init_only_bb = NULL;
7432 : :
7433 : 924245 : if (spec_info && spec_info->dump)
7434 : : {
7435 : 0 : char c = reload_completed ? 'a' : 'b';
7436 : :
7437 : 0 : fprintf (spec_info->dump,
7438 : : ";; %s:\n", current_function_name ());
7439 : :
7440 : 0 : fprintf (spec_info->dump,
7441 : : ";; Procedure %cr-begin-data-spec motions == %d\n",
7442 : : c, nr_begin_data);
7443 : 0 : fprintf (spec_info->dump,
7444 : : ";; Procedure %cr-be-in-data-spec motions == %d\n",
7445 : : c, nr_be_in_data);
7446 : 0 : fprintf (spec_info->dump,
7447 : : ";; Procedure %cr-begin-control-spec motions == %d\n",
7448 : : c, nr_begin_control);
7449 : 0 : fprintf (spec_info->dump,
7450 : : ";; Procedure %cr-be-in-control-spec motions == %d\n",
7451 : : c, nr_be_in_control);
7452 : : }
7453 : :
7454 : 924245 : scheduled_insns.release ();
7455 : :
7456 : : /* Finalize h_i_d, dependency caches, and luids for the whole
7457 : : function. Target will be finalized in md_global_finish (). */
7458 : 924245 : sched_deps_finish ();
7459 : 924245 : sched_finish_luids ();
7460 : 924245 : current_sched_info = NULL;
7461 : 924245 : insn_queue = NULL;
7462 : 924245 : sched_finish ();
7463 : 924245 : }
7464 : :
7465 : : /* Free global data used during insn scheduling. This function works with
7466 : : the common data shared between the schedulers. */
7467 : :
7468 : : void
7469 : 924376 : sched_finish (void)
7470 : : {
7471 : 924376 : haifa_finish_h_i_d ();
7472 : 924376 : free_global_sched_pressure_data ();
7473 : 924376 : free (curr_state);
7474 : :
7475 : 924376 : if (targetm.sched.finish_global)
7476 : 0 : targetm.sched.finish_global (sched_dump, sched_verbose);
7477 : :
7478 : 924376 : end_alias_analysis ();
7479 : :
7480 : 924376 : regstat_free_calls_crossed ();
7481 : :
7482 : 924376 : dfa_finish ();
7483 : 924376 : }
7484 : :
7485 : : /* Free all delay_pair structures that were recorded. */
7486 : : void
7487 : 0 : free_delay_pairs (void)
7488 : : {
7489 : 0 : if (delay_htab)
7490 : : {
7491 : 0 : delay_htab->empty ();
7492 : 0 : delay_htab_i2->empty ();
7493 : : }
7494 : 0 : }
7495 : :
7496 : : /* Fix INSN_TICKs of the instructions in the current block as well as
7497 : : INSN_TICKs of their dependents.
7498 : : HEAD and TAIL are the begin and the end of the current scheduled block. */
7499 : : static void
7500 : 74 : fix_inter_tick (rtx_insn *head, rtx_insn *tail)
7501 : : {
7502 : : /* Set of instructions with corrected INSN_TICK. */
7503 : 74 : auto_bitmap processed;
7504 : : /* ??? It is doubtful if we should assume that cycle advance happens on
7505 : : basic block boundaries. Basically insns that are unconditionally ready
7506 : : on the start of the block are more preferable then those which have
7507 : : a one cycle dependency over insn from the previous block. */
7508 : 74 : int next_clock = clock_var + 1;
7509 : :
7510 : : /* Iterates over scheduled instructions and fix their INSN_TICKs and
7511 : : INSN_TICKs of dependent instructions, so that INSN_TICKs are consistent
7512 : : across different blocks. */
7513 : 1222 : for (tail = NEXT_INSN (tail); head != tail; head = NEXT_INSN (head))
7514 : : {
7515 : 1148 : if (INSN_P (head))
7516 : : {
7517 : 1148 : int tick;
7518 : 1148 : sd_iterator_def sd_it;
7519 : 1148 : dep_t dep;
7520 : :
7521 : 1148 : tick = INSN_TICK (head);
7522 : 1148 : gcc_assert (tick >= MIN_TICK);
7523 : :
7524 : : /* Fix INSN_TICK of instruction from just scheduled block. */
7525 : 1148 : if (bitmap_set_bit (processed, INSN_LUID (head)))
7526 : : {
7527 : 394 : tick -= next_clock;
7528 : :
7529 : 394 : if (tick < MIN_TICK)
7530 : : tick = MIN_TICK;
7531 : :
7532 : 394 : INSN_TICK (head) = tick;
7533 : : }
7534 : :
7535 : 1148 : if (DEBUG_INSN_P (head))
7536 : 428 : continue;
7537 : :
7538 : 3009 : FOR_EACH_DEP (head, SD_LIST_RES_FORW, sd_it, dep)
7539 : : {
7540 : 2289 : rtx_insn *next;
7541 : :
7542 : 2289 : next = DEP_CON (dep);
7543 : 2289 : tick = INSN_TICK (next);
7544 : :
7545 : 2289 : if (tick != INVALID_TICK
7546 : : /* If NEXT has its INSN_TICK calculated, fix it.
7547 : : If not - it will be properly calculated from
7548 : : scratch later in fix_tick_ready. */
7549 : 2289 : && bitmap_set_bit (processed, INSN_LUID (next)))
7550 : : {
7551 : 766 : tick -= next_clock;
7552 : :
7553 : 766 : if (tick < MIN_TICK)
7554 : : tick = MIN_TICK;
7555 : :
7556 : 766 : if (tick > INTER_TICK (next))
7557 : 766 : INTER_TICK (next) = tick;
7558 : : else
7559 : : tick = INTER_TICK (next);
7560 : :
7561 : 766 : INSN_TICK (next) = tick;
7562 : : }
7563 : : }
7564 : : }
7565 : : }
7566 : 74 : }
7567 : :
7568 : : /* Check if NEXT is ready to be added to the ready or queue list.
7569 : : If "yes", add it to the proper list.
7570 : : Returns:
7571 : : -1 - is not ready yet,
7572 : : 0 - added to the ready list,
7573 : : 0 < N - queued for N cycles. */
7574 : : int
7575 : 284010566 : try_ready (rtx_insn *next)
7576 : : {
7577 : 284010566 : ds_t old_ts, new_ts;
7578 : :
7579 : 284010566 : old_ts = TODO_SPEC (next);
7580 : :
7581 : 284010566 : gcc_assert (!(old_ts & ~(SPECULATIVE | HARD_DEP | DEP_CONTROL | DEP_POSTPONED))
7582 : : && (old_ts == HARD_DEP
7583 : : || old_ts == DEP_POSTPONED
7584 : : || (old_ts & SPECULATIVE)
7585 : : || old_ts == DEP_CONTROL));
7586 : :
7587 : 284010566 : new_ts = recompute_todo_spec (next, false);
7588 : :
7589 : 284010566 : if (new_ts & (HARD_DEP | DEP_POSTPONED))
7590 : 187880273 : gcc_assert (new_ts == old_ts
7591 : : && QUEUE_INDEX (next) == QUEUE_NOWHERE);
7592 : 96130293 : else if (current_sched_info->new_ready)
7593 : 96129031 : new_ts = current_sched_info->new_ready (next, new_ts);
7594 : :
7595 : : /* * if !(old_ts & SPECULATIVE) (e.g. HARD_DEP or 0), then insn might
7596 : : have its original pattern or changed (speculative) one. This is due
7597 : : to changing ebb in region scheduling.
7598 : : * But if (old_ts & SPECULATIVE), then we are pretty sure that insn
7599 : : has speculative pattern.
7600 : :
7601 : : We can't assert (!(new_ts & HARD_DEP) || new_ts == old_ts) here because
7602 : : control-speculative NEXT could have been discarded by sched-rgn.cc
7603 : : (the same case as when discarded by can_schedule_ready_p ()). */
7604 : :
7605 : 284010566 : if ((new_ts & SPECULATIVE)
7606 : : /* If (old_ts == new_ts), then (old_ts & SPECULATIVE) and we don't
7607 : : need to change anything. */
7608 : 0 : && new_ts != old_ts)
7609 : : {
7610 : 0 : int res;
7611 : 0 : rtx new_pat;
7612 : :
7613 : 0 : gcc_assert ((new_ts & SPECULATIVE) && !(new_ts & ~SPECULATIVE));
7614 : :
7615 : 0 : res = haifa_speculate_insn (next, new_ts, &new_pat);
7616 : :
7617 : 0 : switch (res)
7618 : : {
7619 : : case -1:
7620 : : /* It would be nice to change DEP_STATUS of all dependences,
7621 : : which have ((DEP_STATUS & SPECULATIVE) == new_ts) to HARD_DEP,
7622 : : so we won't reanalyze anything. */
7623 : : new_ts = HARD_DEP;
7624 : : break;
7625 : :
7626 : 0 : case 0:
7627 : : /* We follow the rule, that every speculative insn
7628 : : has non-null ORIG_PAT. */
7629 : 0 : if (!ORIG_PAT (next))
7630 : 0 : ORIG_PAT (next) = PATTERN (next);
7631 : : break;
7632 : :
7633 : 0 : case 1:
7634 : 0 : if (!ORIG_PAT (next))
7635 : : /* If we gonna to overwrite the original pattern of insn,
7636 : : save it. */
7637 : 0 : ORIG_PAT (next) = PATTERN (next);
7638 : :
7639 : 0 : res = haifa_change_pattern (next, new_pat);
7640 : 0 : gcc_assert (res);
7641 : : break;
7642 : :
7643 : 0 : default:
7644 : 0 : gcc_unreachable ();
7645 : : }
7646 : : }
7647 : :
7648 : : /* We need to restore pattern only if (new_ts == 0), because otherwise it is
7649 : : either correct (new_ts & SPECULATIVE),
7650 : : or we simply don't care (new_ts & HARD_DEP). */
7651 : :
7652 : 284010566 : gcc_assert (!ORIG_PAT (next)
7653 : : || !IS_SPECULATION_BRANCHY_CHECK_P (next));
7654 : :
7655 : 284010566 : TODO_SPEC (next) = new_ts;
7656 : :
7657 : 284010566 : if (new_ts & (HARD_DEP | DEP_POSTPONED))
7658 : : {
7659 : : /* We can't assert (QUEUE_INDEX (next) == QUEUE_NOWHERE) here because
7660 : : control-speculative NEXT could have been discarded by sched-rgn.cc
7661 : : (the same case as when discarded by can_schedule_ready_p ()). */
7662 : : /*gcc_assert (QUEUE_INDEX (next) == QUEUE_NOWHERE);*/
7663 : :
7664 : 187880310 : change_queue_index (next, QUEUE_NOWHERE);
7665 : :
7666 : 187880310 : return -1;
7667 : : }
7668 : 96130256 : else if (!(new_ts & BEGIN_SPEC)
7669 : 96130256 : && ORIG_PAT (next) && PREDICATED_PAT (next) == NULL_RTX
7670 : 96130256 : && !IS_SPECULATION_CHECK_P (next))
7671 : : /* We should change pattern of every previously speculative
7672 : : instruction - and we determine if NEXT was speculative by using
7673 : : ORIG_PAT field. Except one case - speculation checks have ORIG_PAT
7674 : : pat too, so skip them. */
7675 : : {
7676 : 0 : bool success = haifa_change_pattern (next, ORIG_PAT (next));
7677 : 0 : gcc_assert (success);
7678 : 0 : ORIG_PAT (next) = 0;
7679 : : }
7680 : :
7681 : 96130256 : if (sched_verbose >= 2)
7682 : : {
7683 : 0 : fprintf (sched_dump, ";;\t\tdependencies resolved: insn %s",
7684 : 0 : (*current_sched_info->print_insn) (next, 0));
7685 : :
7686 : 0 : if (spec_info && spec_info->dump)
7687 : : {
7688 : 0 : if (new_ts & BEGIN_DATA)
7689 : 0 : fprintf (spec_info->dump, "; data-spec;");
7690 : 0 : if (new_ts & BEGIN_CONTROL)
7691 : 0 : fprintf (spec_info->dump, "; control-spec;");
7692 : 0 : if (new_ts & BE_IN_CONTROL)
7693 : 0 : fprintf (spec_info->dump, "; in-control-spec;");
7694 : : }
7695 : 0 : if (TODO_SPEC (next) & DEP_CONTROL)
7696 : 0 : fprintf (sched_dump, " predicated");
7697 : 0 : fprintf (sched_dump, "\n");
7698 : : }
7699 : :
7700 : 96130256 : adjust_priority (next);
7701 : :
7702 : 96130256 : return fix_tick_ready (next);
7703 : : }
7704 : :
7705 : : /* Calculate INSN_TICK of NEXT and add it to either ready or queue list. */
7706 : : static int
7707 : 96414252 : fix_tick_ready (rtx_insn *next)
7708 : : {
7709 : 96414252 : int tick, delay;
7710 : :
7711 : 96414252 : if (!DEBUG_INSN_P (next) && !sd_lists_empty_p (next, SD_LIST_RES_BACK))
7712 : : {
7713 : 40086308 : int full_p;
7714 : 40086308 : sd_iterator_def sd_it;
7715 : 40086308 : dep_t dep;
7716 : :
7717 : 40086308 : tick = INSN_TICK (next);
7718 : : /* if tick is not equal to INVALID_TICK, then update
7719 : : INSN_TICK of NEXT with the most recent resolved dependence
7720 : : cost. Otherwise, recalculate from scratch. */
7721 : 40086308 : full_p = (tick == INVALID_TICK);
7722 : :
7723 : 183002496 : FOR_EACH_DEP (next, SD_LIST_RES_BACK, sd_it, dep)
7724 : : {
7725 : 142916200 : rtx_insn *pro = DEP_PRO (dep);
7726 : 142916200 : int tick1;
7727 : :
7728 : 142916200 : gcc_assert (INSN_TICK (pro) >= MIN_TICK);
7729 : :
7730 : 142916200 : tick1 = INSN_TICK (pro) + dep_cost (dep);
7731 : 142916200 : if (tick1 > tick)
7732 : : tick = tick1;
7733 : :
7734 : 142916200 : if (!full_p)
7735 : : break;
7736 : : }
7737 : : }
7738 : : else
7739 : : tick = -1;
7740 : :
7741 : 96414252 : INSN_TICK (next) = tick;
7742 : :
7743 : 96414252 : delay = tick - clock_var;
7744 : 96414252 : if (delay <= 0 || sched_pressure != SCHED_PRESSURE_NONE || sched_fusion)
7745 : 77648378 : delay = QUEUE_READY;
7746 : :
7747 : 96414252 : change_queue_index (next, delay);
7748 : :
7749 : 96414252 : return delay;
7750 : : }
7751 : :
7752 : : /* Move NEXT to the proper queue list with (DELAY >= 1),
7753 : : or add it to the ready list (DELAY == QUEUE_READY),
7754 : : or remove it from ready and queue lists at all (DELAY == QUEUE_NOWHERE). */
7755 : : static void
7756 : 284294562 : change_queue_index (rtx_insn *next, int delay)
7757 : : {
7758 : 284294562 : int i = QUEUE_INDEX (next);
7759 : :
7760 : 284294562 : gcc_assert (QUEUE_NOWHERE <= delay && delay <= max_insn_queue_index
7761 : : && delay != 0);
7762 : 284294562 : gcc_assert (i != QUEUE_SCHEDULED);
7763 : :
7764 : 284294562 : if ((delay > 0 && NEXT_Q_AFTER (q_ptr, delay) == i)
7765 : 284186080 : || (delay < 0 && delay == i))
7766 : : /* We have nothing to do. */
7767 : : return;
7768 : :
7769 : : /* Remove NEXT from wherever it is now. */
7770 : 96256284 : if (i == QUEUE_READY)
7771 : 0 : ready_remove_insn (next);
7772 : 96256284 : else if (i >= 0)
7773 : 126028 : queue_remove (next);
7774 : :
7775 : : /* Add it to the proper place. */
7776 : 96256284 : if (delay == QUEUE_READY)
7777 : 77598892 : ready_add (readyp, next, false);
7778 : 18657392 : else if (delay >= 1)
7779 : 18657392 : queue_insn (next, delay, "change queue index");
7780 : :
7781 : 96256284 : if (sched_verbose >= 2)
7782 : : {
7783 : 0 : fprintf (sched_dump, ";;\t\ttick updated: insn %s",
7784 : 0 : (*current_sched_info->print_insn) (next, 0));
7785 : :
7786 : 0 : if (delay == QUEUE_READY)
7787 : 0 : fprintf (sched_dump, " into ready\n");
7788 : 0 : else if (delay >= 1)
7789 : 0 : fprintf (sched_dump, " into queue with cost=%d\n", delay);
7790 : : else
7791 : 0 : fprintf (sched_dump, " removed from ready or queue lists\n");
7792 : : }
7793 : : }
7794 : :
7795 : : static int sched_ready_n_insns = -1;
7796 : :
7797 : : /* Initialize per region data structures. */
7798 : : void
7799 : 9506857 : sched_extend_ready_list (int new_sched_ready_n_insns)
7800 : : {
7801 : 9506857 : int i;
7802 : :
7803 : 9506857 : if (sched_ready_n_insns == -1)
7804 : : /* At the first call we need to initialize one more choice_stack
7805 : : entry. */
7806 : : {
7807 : 9506750 : i = 0;
7808 : 9506750 : sched_ready_n_insns = 0;
7809 : 9506750 : scheduled_insns.reserve (new_sched_ready_n_insns);
7810 : : }
7811 : : else
7812 : 107 : i = sched_ready_n_insns + 1;
7813 : :
7814 : 9506857 : ready.veclen = new_sched_ready_n_insns + issue_rate;
7815 : 9506857 : ready.vec = XRESIZEVEC (rtx_insn *, ready.vec, ready.veclen);
7816 : :
7817 : 9506857 : gcc_assert (new_sched_ready_n_insns >= sched_ready_n_insns);
7818 : :
7819 : 9506857 : ready_try = (signed char *) xrecalloc (ready_try, new_sched_ready_n_insns,
7820 : : sched_ready_n_insns,
7821 : : sizeof (*ready_try));
7822 : :
7823 : : /* We allocate +1 element to save initial state in the choice_stack[0]
7824 : : entry. */
7825 : 9506857 : choice_stack = XRESIZEVEC (struct choice_entry, choice_stack,
7826 : : new_sched_ready_n_insns + 1);
7827 : :
7828 : 115145224 : for (; i <= new_sched_ready_n_insns; i++)
7829 : : {
7830 : 105638367 : choice_stack[i].state = xmalloc (dfa_state_size);
7831 : :
7832 : 105638367 : if (targetm.sched.first_cycle_multipass_init)
7833 : 105327981 : targetm.sched.first_cycle_multipass_init (&(choice_stack[i]
7834 : : .target_data));
7835 : : }
7836 : :
7837 : 9506857 : sched_ready_n_insns = new_sched_ready_n_insns;
7838 : 9506857 : }
7839 : :
7840 : : /* Free per region data structures. */
7841 : : void
7842 : 9506750 : sched_finish_ready_list (void)
7843 : : {
7844 : 9506750 : int i;
7845 : :
7846 : 9506750 : free (ready.vec);
7847 : 9506750 : ready.vec = NULL;
7848 : 9506750 : ready.veclen = 0;
7849 : :
7850 : 9506750 : free (ready_try);
7851 : 9506750 : ready_try = NULL;
7852 : :
7853 : 115145117 : for (i = 0; i <= sched_ready_n_insns; i++)
7854 : : {
7855 : 105638367 : if (targetm.sched.first_cycle_multipass_fini)
7856 : 105327981 : targetm.sched.first_cycle_multipass_fini (&(choice_stack[i]
7857 : : .target_data));
7858 : :
7859 : 105638367 : free (choice_stack [i].state);
7860 : : }
7861 : 9506750 : free (choice_stack);
7862 : 9506750 : choice_stack = NULL;
7863 : :
7864 : 9506750 : sched_ready_n_insns = -1;
7865 : 9506750 : }
7866 : :
7867 : : static int
7868 : 22064078 : haifa_luid_for_non_insn (rtx x)
7869 : : {
7870 : 22064078 : gcc_assert (NOTE_P (x) || LABEL_P (x));
7871 : :
7872 : 22064078 : return 0;
7873 : : }
7874 : :
7875 : : /* Generates recovery code for INSN. */
7876 : : static void
7877 : 0 : generate_recovery_code (rtx_insn *insn)
7878 : : {
7879 : 0 : if (TODO_SPEC (insn) & BEGIN_SPEC)
7880 : 0 : begin_speculative_block (insn);
7881 : :
7882 : : /* Here we have insn with no dependencies to
7883 : : instructions other then CHECK_SPEC ones. */
7884 : :
7885 : 0 : if (TODO_SPEC (insn) & BE_IN_SPEC)
7886 : 0 : add_to_speculative_block (insn);
7887 : 0 : }
7888 : :
7889 : : /* Helper function.
7890 : : Tries to add speculative dependencies of type FS between instructions
7891 : : in deps_list L and TWIN. */
7892 : : static void
7893 : 0 : process_insn_forw_deps_be_in_spec (rtx_insn *insn, rtx_insn *twin, ds_t fs)
7894 : : {
7895 : 0 : sd_iterator_def sd_it;
7896 : 0 : dep_t dep;
7897 : :
7898 : 0 : FOR_EACH_DEP (insn, SD_LIST_FORW, sd_it, dep)
7899 : : {
7900 : 0 : ds_t ds;
7901 : 0 : rtx_insn *consumer;
7902 : :
7903 : 0 : consumer = DEP_CON (dep);
7904 : :
7905 : 0 : ds = DEP_STATUS (dep);
7906 : :
7907 : 0 : if (/* If we want to create speculative dep. */
7908 : : fs
7909 : : /* And we can do that because this is a true dep. */
7910 : 0 : && (ds & DEP_TYPES) == DEP_TRUE)
7911 : : {
7912 : 0 : gcc_assert (!(ds & BE_IN_SPEC));
7913 : :
7914 : 0 : if (/* If this dep can be overcome with 'begin speculation'. */
7915 : 0 : ds & BEGIN_SPEC)
7916 : : /* Then we have a choice: keep the dep 'begin speculative'
7917 : : or transform it into 'be in speculative'. */
7918 : : {
7919 : 0 : if (/* In try_ready we assert that if insn once became ready
7920 : : it can be removed from the ready (or queue) list only
7921 : : due to backend decision. Hence we can't let the
7922 : : probability of the speculative dep to decrease. */
7923 : 0 : ds_weak (ds) <= ds_weak (fs))
7924 : : {
7925 : 0 : ds_t new_ds;
7926 : :
7927 : 0 : new_ds = (ds & ~BEGIN_SPEC) | fs;
7928 : :
7929 : 0 : if (/* consumer can 'be in speculative'. */
7930 : 0 : sched_insn_is_legitimate_for_speculation_p (consumer,
7931 : : new_ds))
7932 : : /* Transform it to be in speculative. */
7933 : 0 : ds = new_ds;
7934 : : }
7935 : : }
7936 : : else
7937 : : /* Mark the dep as 'be in speculative'. */
7938 : 0 : ds |= fs;
7939 : : }
7940 : :
7941 : 0 : {
7942 : 0 : dep_def _new_dep, *new_dep = &_new_dep;
7943 : :
7944 : 0 : init_dep_1 (new_dep, twin, consumer, DEP_TYPE (dep), ds);
7945 : 0 : sd_add_dep (new_dep, false);
7946 : : }
7947 : : }
7948 : 0 : }
7949 : :
7950 : : /* Generates recovery code for BEGIN speculative INSN. */
7951 : : static void
7952 : 0 : begin_speculative_block (rtx_insn *insn)
7953 : : {
7954 : 0 : if (TODO_SPEC (insn) & BEGIN_DATA)
7955 : 0 : nr_begin_data++;
7956 : 0 : if (TODO_SPEC (insn) & BEGIN_CONTROL)
7957 : 0 : nr_begin_control++;
7958 : :
7959 : 0 : create_check_block_twin (insn, false);
7960 : :
7961 : 0 : TODO_SPEC (insn) &= ~BEGIN_SPEC;
7962 : 0 : }
7963 : :
7964 : : static void haifa_init_insn (rtx_insn *);
7965 : :
7966 : : /* Generates recovery code for BE_IN speculative INSN. */
7967 : : static void
7968 : 0 : add_to_speculative_block (rtx_insn *insn)
7969 : : {
7970 : 0 : ds_t ts;
7971 : 0 : sd_iterator_def sd_it;
7972 : 0 : dep_t dep;
7973 : 0 : auto_vec<rtx_insn *, 10> twins;
7974 : :
7975 : 0 : ts = TODO_SPEC (insn);
7976 : 0 : gcc_assert (!(ts & ~BE_IN_SPEC));
7977 : :
7978 : 0 : if (ts & BE_IN_DATA)
7979 : 0 : nr_be_in_data++;
7980 : 0 : if (ts & BE_IN_CONTROL)
7981 : 0 : nr_be_in_control++;
7982 : :
7983 : 0 : TODO_SPEC (insn) &= ~BE_IN_SPEC;
7984 : 0 : gcc_assert (!TODO_SPEC (insn));
7985 : :
7986 : 0 : DONE_SPEC (insn) |= ts;
7987 : :
7988 : : /* First we convert all simple checks to branchy. */
7989 : 0 : for (sd_it = sd_iterator_start (insn, SD_LIST_SPEC_BACK);
7990 : 0 : sd_iterator_cond (&sd_it, &dep);)
7991 : : {
7992 : 0 : rtx_insn *check = DEP_PRO (dep);
7993 : :
7994 : 0 : if (IS_SPECULATION_SIMPLE_CHECK_P (check))
7995 : : {
7996 : 0 : create_check_block_twin (check, true);
7997 : :
7998 : : /* Restart search. */
7999 : 0 : sd_it = sd_iterator_start (insn, SD_LIST_SPEC_BACK);
8000 : : }
8001 : : else
8002 : : /* Continue search. */
8003 : 0 : sd_iterator_next (&sd_it);
8004 : : }
8005 : :
8006 : 0 : auto_vec<rtx_insn *> priorities_roots;
8007 : 0 : clear_priorities (insn, &priorities_roots);
8008 : :
8009 : 0 : while (1)
8010 : : {
8011 : 0 : rtx_insn *check, *twin;
8012 : 0 : basic_block rec;
8013 : :
8014 : : /* Get the first backward dependency of INSN. */
8015 : 0 : sd_it = sd_iterator_start (insn, SD_LIST_SPEC_BACK);
8016 : 0 : if (!sd_iterator_cond (&sd_it, &dep))
8017 : : /* INSN has no backward dependencies left. */
8018 : : break;
8019 : :
8020 : 0 : gcc_assert ((DEP_STATUS (dep) & BEGIN_SPEC) == 0
8021 : : && (DEP_STATUS (dep) & BE_IN_SPEC) != 0
8022 : : && (DEP_STATUS (dep) & DEP_TYPES) == DEP_TRUE);
8023 : :
8024 : 0 : check = DEP_PRO (dep);
8025 : :
8026 : 0 : gcc_assert (!IS_SPECULATION_CHECK_P (check) && !ORIG_PAT (check)
8027 : : && QUEUE_INDEX (check) == QUEUE_NOWHERE);
8028 : :
8029 : 0 : rec = BLOCK_FOR_INSN (check);
8030 : :
8031 : 0 : twin = emit_insn_before (copy_insn (PATTERN (insn)), BB_END (rec));
8032 : 0 : haifa_init_insn (twin);
8033 : :
8034 : 0 : sd_copy_back_deps (twin, insn, true);
8035 : :
8036 : 0 : if (sched_verbose && spec_info->dump)
8037 : : /* INSN_BB (insn) isn't determined for twin insns yet.
8038 : : So we can't use current_sched_info->print_insn. */
8039 : 0 : fprintf (spec_info->dump, ";;\t\tGenerated twin insn : %d/rec%d\n",
8040 : 0 : INSN_UID (twin), rec->index);
8041 : :
8042 : 0 : twins.safe_push (twin);
8043 : :
8044 : : /* Add dependences between TWIN and all appropriate
8045 : : instructions from REC. */
8046 : 0 : FOR_EACH_DEP (insn, SD_LIST_SPEC_BACK, sd_it, dep)
8047 : : {
8048 : 0 : rtx_insn *pro = DEP_PRO (dep);
8049 : :
8050 : 0 : gcc_assert (DEP_TYPE (dep) == REG_DEP_TRUE);
8051 : :
8052 : : /* INSN might have dependencies from the instructions from
8053 : : several recovery blocks. At this iteration we process those
8054 : : producers that reside in REC. */
8055 : 0 : if (BLOCK_FOR_INSN (pro) == rec)
8056 : : {
8057 : 0 : dep_def _new_dep, *new_dep = &_new_dep;
8058 : :
8059 : 0 : init_dep (new_dep, pro, twin, REG_DEP_TRUE);
8060 : 0 : sd_add_dep (new_dep, false);
8061 : : }
8062 : : }
8063 : :
8064 : 0 : process_insn_forw_deps_be_in_spec (insn, twin, ts);
8065 : :
8066 : : /* Remove all dependencies between INSN and insns in REC. */
8067 : 0 : for (sd_it = sd_iterator_start (insn, SD_LIST_SPEC_BACK);
8068 : 0 : sd_iterator_cond (&sd_it, &dep);)
8069 : : {
8070 : 0 : rtx_insn *pro = DEP_PRO (dep);
8071 : :
8072 : 0 : if (BLOCK_FOR_INSN (pro) == rec)
8073 : 0 : sd_delete_dep (sd_it);
8074 : : else
8075 : 0 : sd_iterator_next (&sd_it);
8076 : : }
8077 : 0 : }
8078 : :
8079 : : /* We couldn't have added the dependencies between INSN and TWINS earlier
8080 : : because that would make TWINS appear in the INSN_BACK_DEPS (INSN). */
8081 : 0 : unsigned int i;
8082 : 0 : rtx_insn *twin;
8083 : 0 : FOR_EACH_VEC_ELT_REVERSE (twins, i, twin)
8084 : : {
8085 : 0 : dep_def _new_dep, *new_dep = &_new_dep;
8086 : :
8087 : 0 : init_dep (new_dep, insn, twin, REG_DEP_OUTPUT);
8088 : 0 : sd_add_dep (new_dep, false);
8089 : : }
8090 : :
8091 : 0 : calc_priorities (priorities_roots);
8092 : 0 : }
8093 : :
8094 : : /* Extends and fills with zeros (only the new part) array pointed to by P. */
8095 : : void *
8096 : 9506941 : xrecalloc (void *p, size_t new_nmemb, size_t old_nmemb, size_t size)
8097 : : {
8098 : 9506941 : gcc_assert (new_nmemb >= old_nmemb);
8099 : 9506941 : p = XRESIZEVAR (void, p, new_nmemb * size);
8100 : 9506941 : memset (((char *) p) + old_nmemb * size, 0, (new_nmemb - old_nmemb) * size);
8101 : 9506941 : return p;
8102 : : }
8103 : :
8104 : : /* Helper function.
8105 : : Find fallthru edge from PRED. */
8106 : : edge
8107 : 116 : find_fallthru_edge_from (basic_block pred)
8108 : : {
8109 : 116 : edge e;
8110 : 116 : basic_block succ;
8111 : :
8112 : 116 : succ = pred->next_bb;
8113 : 116 : gcc_assert (succ->prev_bb == pred);
8114 : :
8115 : 348 : if (EDGE_COUNT (pred->succs) <= EDGE_COUNT (succ->preds))
8116 : : {
8117 : 39 : e = find_fallthru_edge (pred->succs);
8118 : :
8119 : 39 : if (e)
8120 : : {
8121 : 23 : gcc_assert (e->dest == succ || e->dest->index == EXIT_BLOCK);
8122 : : return e;
8123 : : }
8124 : : }
8125 : : else
8126 : : {
8127 : 77 : e = find_fallthru_edge (succ->preds);
8128 : :
8129 : 77 : if (e)
8130 : : {
8131 : 77 : gcc_assert (e->src == pred);
8132 : : return e;
8133 : : }
8134 : : }
8135 : :
8136 : : return NULL;
8137 : : }
8138 : :
8139 : : /* Extend per basic block data structures. */
8140 : : static void
8141 : 924437 : sched_extend_bb (void)
8142 : : {
8143 : : /* The following is done to keep current_sched_info->next_tail non null. */
8144 : 924437 : rtx_insn *end = BB_END (EXIT_BLOCK_PTR_FOR_FN (cfun)->prev_bb);
8145 : 924437 : rtx_insn *insn = DEBUG_INSN_P (end) ? prev_nondebug_insn (end) : end;
8146 : 924437 : if (NEXT_INSN (end) == 0
8147 : 924437 : || (!NOTE_P (insn)
8148 : 924151 : && !LABEL_P (insn)
8149 : : /* Don't emit a NOTE if it would end up before a BARRIER. */
8150 : 923807 : && !BARRIER_P (next_nondebug_insn (end))))
8151 : : {
8152 : 386 : rtx_note *note = emit_note_after (NOTE_INSN_DELETED, end);
8153 : : /* Make note appear outside BB. */
8154 : 386 : set_block_for_insn (note, NULL);
8155 : 386 : BB_END (EXIT_BLOCK_PTR_FOR_FN (cfun)->prev_bb) = end;
8156 : : }
8157 : 924437 : }
8158 : :
8159 : : /* Init per basic block data structures. */
8160 : : void
8161 : 924437 : sched_init_bbs (void)
8162 : : {
8163 : 924437 : sched_extend_bb ();
8164 : 924437 : }
8165 : :
8166 : : /* Initialize BEFORE_RECOVERY variable. */
8167 : : static void
8168 : 0 : init_before_recovery (basic_block *before_recovery_ptr)
8169 : : {
8170 : 0 : basic_block last;
8171 : 0 : edge e;
8172 : :
8173 : 0 : last = EXIT_BLOCK_PTR_FOR_FN (cfun)->prev_bb;
8174 : 0 : e = find_fallthru_edge_from (last);
8175 : :
8176 : 0 : if (e)
8177 : : {
8178 : : /* We create two basic blocks:
8179 : : 1. Single instruction block is inserted right after E->SRC
8180 : : and has jump to
8181 : : 2. Empty block right before EXIT_BLOCK.
8182 : : Between these two blocks recovery blocks will be emitted. */
8183 : :
8184 : 0 : basic_block single, empty;
8185 : :
8186 : : /* If the fallthrough edge to exit we've found is from the block we've
8187 : : created before, don't do anything more. */
8188 : 0 : if (last == after_recovery)
8189 : : return;
8190 : :
8191 : 0 : adding_bb_to_current_region_p = false;
8192 : :
8193 : 0 : single = sched_create_empty_bb (last);
8194 : 0 : empty = sched_create_empty_bb (single);
8195 : :
8196 : : /* Add new blocks to the root loop. */
8197 : 0 : if (current_loops != NULL)
8198 : : {
8199 : 0 : add_bb_to_loop (single, (*current_loops->larray)[0]);
8200 : 0 : add_bb_to_loop (empty, (*current_loops->larray)[0]);
8201 : : }
8202 : :
8203 : 0 : single->count = last->count;
8204 : 0 : empty->count = last->count;
8205 : 0 : BB_COPY_PARTITION (single, last);
8206 : 0 : BB_COPY_PARTITION (empty, last);
8207 : :
8208 : 0 : redirect_edge_succ (e, single);
8209 : 0 : make_single_succ_edge (single, empty, 0);
8210 : 0 : make_single_succ_edge (empty, EXIT_BLOCK_PTR_FOR_FN (cfun),
8211 : : EDGE_FALLTHRU);
8212 : :
8213 : 0 : rtx_code_label *label = block_label (empty);
8214 : 0 : rtx_jump_insn *x = emit_jump_insn_after (targetm.gen_jump (label),
8215 : 0 : BB_END (single));
8216 : 0 : JUMP_LABEL (x) = label;
8217 : 0 : LABEL_NUSES (label)++;
8218 : 0 : haifa_init_insn (x);
8219 : :
8220 : 0 : emit_barrier_after (x);
8221 : :
8222 : 0 : sched_init_only_bb (empty, NULL);
8223 : 0 : sched_init_only_bb (single, NULL);
8224 : 0 : sched_extend_bb ();
8225 : :
8226 : 0 : adding_bb_to_current_region_p = true;
8227 : 0 : before_recovery = single;
8228 : 0 : after_recovery = empty;
8229 : :
8230 : 0 : if (before_recovery_ptr)
8231 : 0 : *before_recovery_ptr = before_recovery;
8232 : :
8233 : 0 : if (sched_verbose >= 2 && spec_info->dump)
8234 : 0 : fprintf (spec_info->dump,
8235 : : ";;\t\tFixed fallthru to EXIT : %d->>%d->%d->>EXIT\n",
8236 : : last->index, single->index, empty->index);
8237 : : }
8238 : : else
8239 : 0 : before_recovery = last;
8240 : : }
8241 : :
8242 : : /* Returns new recovery block. */
8243 : : basic_block
8244 : 0 : sched_create_recovery_block (basic_block *before_recovery_ptr)
8245 : : {
8246 : 0 : rtx_insn *barrier;
8247 : 0 : basic_block rec;
8248 : :
8249 : 0 : haifa_recovery_bb_recently_added_p = true;
8250 : 0 : haifa_recovery_bb_ever_added_p = true;
8251 : :
8252 : 0 : init_before_recovery (before_recovery_ptr);
8253 : :
8254 : 0 : barrier = get_last_bb_insn (before_recovery);
8255 : 0 : gcc_assert (BARRIER_P (barrier));
8256 : :
8257 : 0 : rtx_insn *label = emit_label_after (gen_label_rtx (), barrier);
8258 : :
8259 : 0 : rec = create_basic_block (label, label, before_recovery);
8260 : :
8261 : : /* A recovery block always ends with an unconditional jump. */
8262 : 0 : emit_barrier_after (BB_END (rec));
8263 : :
8264 : 0 : if (BB_PARTITION (before_recovery) != BB_UNPARTITIONED)
8265 : 0 : BB_SET_PARTITION (rec, BB_COLD_PARTITION);
8266 : :
8267 : 0 : if (sched_verbose && spec_info->dump)
8268 : 0 : fprintf (spec_info->dump, ";;\t\tGenerated recovery block rec%d\n",
8269 : : rec->index);
8270 : :
8271 : 0 : return rec;
8272 : : }
8273 : :
8274 : : /* Create edges: FIRST_BB -> REC; FIRST_BB -> SECOND_BB; REC -> SECOND_BB
8275 : : and emit necessary jumps. */
8276 : : void
8277 : 0 : sched_create_recovery_edges (basic_block first_bb, basic_block rec,
8278 : : basic_block second_bb)
8279 : : {
8280 : 0 : int edge_flags;
8281 : :
8282 : : /* This is fixing of incoming edge. */
8283 : : /* ??? Which other flags should be specified? */
8284 : 0 : if (BB_PARTITION (first_bb) != BB_PARTITION (rec))
8285 : : /* Partition type is the same, if it is "unpartitioned". */
8286 : : edge_flags = EDGE_CROSSING;
8287 : : else
8288 : 0 : edge_flags = 0;
8289 : :
8290 : 0 : edge e2 = single_succ_edge (first_bb);
8291 : 0 : edge e = make_edge (first_bb, rec, edge_flags);
8292 : :
8293 : : /* TODO: The actual probability can be determined and is computed as
8294 : : 'todo_spec' variable in create_check_block_twin and
8295 : : in sel-sched.cc `check_ds' in create_speculation_check. */
8296 : 0 : e->probability = profile_probability::very_unlikely ();
8297 : 0 : rec->count = e->count ();
8298 : 0 : e2->probability = e->probability.invert ();
8299 : :
8300 : 0 : rtx_code_label *label = block_label (second_bb);
8301 : 0 : rtx_jump_insn *jump = emit_jump_insn_after (targetm.gen_jump (label),
8302 : 0 : BB_END (rec));
8303 : 0 : JUMP_LABEL (jump) = label;
8304 : 0 : LABEL_NUSES (label)++;
8305 : :
8306 : 0 : if (BB_PARTITION (second_bb) != BB_PARTITION (rec))
8307 : : /* Partition type is the same, if it is "unpartitioned". */
8308 : : {
8309 : : /* Rewritten from cfgrtl.cc. */
8310 : 0 : if (crtl->has_bb_partition && targetm_common.have_named_sections)
8311 : : {
8312 : : /* We don't need the same note for the check because
8313 : : any_condjump_p (check) == true. */
8314 : 0 : CROSSING_JUMP_P (jump) = 1;
8315 : : }
8316 : : edge_flags = EDGE_CROSSING;
8317 : : }
8318 : : else
8319 : : edge_flags = 0;
8320 : :
8321 : 0 : make_single_succ_edge (rec, second_bb, edge_flags);
8322 : 0 : if (dom_info_available_p (CDI_DOMINATORS))
8323 : 0 : set_immediate_dominator (CDI_DOMINATORS, rec, first_bb);
8324 : 0 : }
8325 : :
8326 : : /* This function creates recovery code for INSN. If MUTATE_P is nonzero,
8327 : : INSN is a simple check, that should be converted to branchy one. */
8328 : : static void
8329 : 0 : create_check_block_twin (rtx_insn *insn, bool mutate_p)
8330 : : {
8331 : 0 : basic_block rec;
8332 : 0 : rtx_insn *label, *check, *twin;
8333 : 0 : rtx check_pat;
8334 : 0 : ds_t fs;
8335 : 0 : sd_iterator_def sd_it;
8336 : 0 : dep_t dep;
8337 : 0 : dep_def _new_dep, *new_dep = &_new_dep;
8338 : 0 : ds_t todo_spec;
8339 : :
8340 : 0 : gcc_assert (ORIG_PAT (insn) != NULL_RTX);
8341 : :
8342 : 0 : if (!mutate_p)
8343 : 0 : todo_spec = TODO_SPEC (insn);
8344 : : else
8345 : : {
8346 : 0 : gcc_assert (IS_SPECULATION_SIMPLE_CHECK_P (insn)
8347 : : && (TODO_SPEC (insn) & SPECULATIVE) == 0);
8348 : :
8349 : 0 : todo_spec = CHECK_SPEC (insn);
8350 : : }
8351 : :
8352 : 0 : todo_spec &= SPECULATIVE;
8353 : :
8354 : : /* Create recovery block. */
8355 : 0 : if (mutate_p || targetm.sched.needs_block_p (todo_spec))
8356 : : {
8357 : 0 : rec = sched_create_recovery_block (NULL);
8358 : 0 : label = BB_HEAD (rec);
8359 : : }
8360 : : else
8361 : : {
8362 : 0 : rec = EXIT_BLOCK_PTR_FOR_FN (cfun);
8363 : 0 : label = NULL;
8364 : : }
8365 : :
8366 : : /* Emit CHECK. */
8367 : 0 : check_pat = targetm.sched.gen_spec_check (insn, label, todo_spec);
8368 : :
8369 : 0 : if (rec != EXIT_BLOCK_PTR_FOR_FN (cfun))
8370 : : {
8371 : : /* To have mem_reg alive at the beginning of second_bb,
8372 : : we emit check BEFORE insn, so insn after splitting
8373 : : insn will be at the beginning of second_bb, which will
8374 : : provide us with the correct life information. */
8375 : 0 : check = emit_jump_insn_before (check_pat, insn);
8376 : 0 : JUMP_LABEL (check) = label;
8377 : 0 : LABEL_NUSES (label)++;
8378 : : }
8379 : : else
8380 : 0 : check = emit_insn_before (check_pat, insn);
8381 : :
8382 : : /* Extend data structures. */
8383 : 0 : haifa_init_insn (check);
8384 : :
8385 : : /* CHECK is being added to current region. Extend ready list. */
8386 : 0 : gcc_assert (sched_ready_n_insns != -1);
8387 : 0 : sched_extend_ready_list (sched_ready_n_insns + 1);
8388 : :
8389 : 0 : if (current_sched_info->add_remove_insn)
8390 : 0 : current_sched_info->add_remove_insn (insn, 0);
8391 : :
8392 : 0 : RECOVERY_BLOCK (check) = rec;
8393 : :
8394 : 0 : if (sched_verbose && spec_info->dump)
8395 : 0 : fprintf (spec_info->dump, ";;\t\tGenerated check insn : %s\n",
8396 : 0 : (*current_sched_info->print_insn) (check, 0));
8397 : :
8398 : 0 : gcc_assert (ORIG_PAT (insn));
8399 : :
8400 : : /* Initialize TWIN (twin is a duplicate of original instruction
8401 : : in the recovery block). */
8402 : 0 : if (rec != EXIT_BLOCK_PTR_FOR_FN (cfun))
8403 : : {
8404 : 0 : sd_iterator_def sd_it;
8405 : 0 : dep_t dep;
8406 : :
8407 : 0 : FOR_EACH_DEP (insn, SD_LIST_RES_BACK, sd_it, dep)
8408 : 0 : if ((DEP_STATUS (dep) & DEP_OUTPUT) != 0)
8409 : : {
8410 : 0 : struct _dep _dep2, *dep2 = &_dep2;
8411 : :
8412 : 0 : init_dep (dep2, DEP_PRO (dep), check, REG_DEP_TRUE);
8413 : :
8414 : 0 : sd_add_dep (dep2, true);
8415 : : }
8416 : :
8417 : 0 : twin = emit_insn_after (ORIG_PAT (insn), BB_END (rec));
8418 : 0 : haifa_init_insn (twin);
8419 : :
8420 : 0 : if (sched_verbose && spec_info->dump)
8421 : : /* INSN_BB (insn) isn't determined for twin insns yet.
8422 : : So we can't use current_sched_info->print_insn. */
8423 : 0 : fprintf (spec_info->dump, ";;\t\tGenerated twin insn : %d/rec%d\n",
8424 : 0 : INSN_UID (twin), rec->index);
8425 : : }
8426 : : else
8427 : : {
8428 : 0 : ORIG_PAT (check) = ORIG_PAT (insn);
8429 : 0 : HAS_INTERNAL_DEP (check) = 1;
8430 : 0 : twin = check;
8431 : : /* ??? We probably should change all OUTPUT dependencies to
8432 : : (TRUE | OUTPUT). */
8433 : : }
8434 : :
8435 : : /* Copy all resolved back dependencies of INSN to TWIN. This will
8436 : : provide correct value for INSN_TICK (TWIN). */
8437 : 0 : sd_copy_back_deps (twin, insn, true);
8438 : :
8439 : 0 : if (rec != EXIT_BLOCK_PTR_FOR_FN (cfun))
8440 : : /* In case of branchy check, fix CFG. */
8441 : : {
8442 : 0 : basic_block first_bb, second_bb;
8443 : 0 : rtx_insn *jump;
8444 : :
8445 : 0 : first_bb = BLOCK_FOR_INSN (check);
8446 : 0 : second_bb = sched_split_block (first_bb, check);
8447 : :
8448 : 0 : sched_create_recovery_edges (first_bb, rec, second_bb);
8449 : :
8450 : 0 : sched_init_only_bb (second_bb, first_bb);
8451 : 0 : sched_init_only_bb (rec, EXIT_BLOCK_PTR_FOR_FN (cfun));
8452 : :
8453 : 0 : jump = BB_END (rec);
8454 : 0 : haifa_init_insn (jump);
8455 : : }
8456 : :
8457 : : /* Move backward dependences from INSN to CHECK and
8458 : : move forward dependences from INSN to TWIN. */
8459 : :
8460 : : /* First, create dependencies between INSN's producers and CHECK & TWIN. */
8461 : 0 : FOR_EACH_DEP (insn, SD_LIST_BACK, sd_it, dep)
8462 : : {
8463 : 0 : rtx_insn *pro = DEP_PRO (dep);
8464 : 0 : ds_t ds;
8465 : :
8466 : : /* If BEGIN_DATA: [insn ~~TRUE~~> producer]:
8467 : : check --TRUE--> producer ??? or ANTI ???
8468 : : twin --TRUE--> producer
8469 : : twin --ANTI--> check
8470 : :
8471 : : If BEGIN_CONTROL: [insn ~~ANTI~~> producer]:
8472 : : check --ANTI--> producer
8473 : : twin --ANTI--> producer
8474 : : twin --ANTI--> check
8475 : :
8476 : : If BE_IN_SPEC: [insn ~~TRUE~~> producer]:
8477 : : check ~~TRUE~~> producer
8478 : : twin ~~TRUE~~> producer
8479 : : twin --ANTI--> check */
8480 : :
8481 : 0 : ds = DEP_STATUS (dep);
8482 : :
8483 : 0 : if (ds & BEGIN_SPEC)
8484 : : {
8485 : 0 : gcc_assert (!mutate_p);
8486 : 0 : ds &= ~BEGIN_SPEC;
8487 : : }
8488 : :
8489 : 0 : init_dep_1 (new_dep, pro, check, DEP_TYPE (dep), ds);
8490 : 0 : sd_add_dep (new_dep, false);
8491 : :
8492 : 0 : if (rec != EXIT_BLOCK_PTR_FOR_FN (cfun))
8493 : : {
8494 : 0 : DEP_CON (new_dep) = twin;
8495 : 0 : sd_add_dep (new_dep, false);
8496 : : }
8497 : : }
8498 : :
8499 : : /* Second, remove backward dependencies of INSN. */
8500 : 0 : for (sd_it = sd_iterator_start (insn, SD_LIST_SPEC_BACK);
8501 : 0 : sd_iterator_cond (&sd_it, &dep);)
8502 : : {
8503 : 0 : if ((DEP_STATUS (dep) & BEGIN_SPEC)
8504 : 0 : || mutate_p)
8505 : : /* We can delete this dep because we overcome it with
8506 : : BEGIN_SPECULATION. */
8507 : 0 : sd_delete_dep (sd_it);
8508 : : else
8509 : 0 : sd_iterator_next (&sd_it);
8510 : : }
8511 : :
8512 : : /* Future Speculations. Determine what BE_IN speculations will be like. */
8513 : 0 : fs = 0;
8514 : :
8515 : : /* Fields (DONE_SPEC (x) & BEGIN_SPEC) and CHECK_SPEC (x) are set only
8516 : : here. */
8517 : :
8518 : 0 : gcc_assert (!DONE_SPEC (insn));
8519 : :
8520 : 0 : if (!mutate_p)
8521 : : {
8522 : 0 : ds_t ts = TODO_SPEC (insn);
8523 : :
8524 : 0 : DONE_SPEC (insn) = ts & BEGIN_SPEC;
8525 : 0 : CHECK_SPEC (check) = ts & BEGIN_SPEC;
8526 : :
8527 : : /* Luckiness of future speculations solely depends upon initial
8528 : : BEGIN speculation. */
8529 : 0 : if (ts & BEGIN_DATA)
8530 : 0 : fs = set_dep_weak (fs, BE_IN_DATA, get_dep_weak (ts, BEGIN_DATA));
8531 : 0 : if (ts & BEGIN_CONTROL)
8532 : 0 : fs = set_dep_weak (fs, BE_IN_CONTROL,
8533 : : get_dep_weak (ts, BEGIN_CONTROL));
8534 : : }
8535 : : else
8536 : 0 : CHECK_SPEC (check) = CHECK_SPEC (insn);
8537 : :
8538 : : /* Future speculations: call the helper. */
8539 : 0 : process_insn_forw_deps_be_in_spec (insn, twin, fs);
8540 : :
8541 : 0 : if (rec != EXIT_BLOCK_PTR_FOR_FN (cfun))
8542 : : {
8543 : : /* Which types of dependencies should we use here is,
8544 : : generally, machine-dependent question... But, for now,
8545 : : it is not. */
8546 : :
8547 : 0 : if (!mutate_p)
8548 : : {
8549 : 0 : init_dep (new_dep, insn, check, REG_DEP_TRUE);
8550 : 0 : sd_add_dep (new_dep, false);
8551 : :
8552 : 0 : init_dep (new_dep, insn, twin, REG_DEP_OUTPUT);
8553 : 0 : sd_add_dep (new_dep, false);
8554 : : }
8555 : : else
8556 : : {
8557 : 0 : if (spec_info->dump)
8558 : 0 : fprintf (spec_info->dump, ";;\t\tRemoved simple check : %s\n",
8559 : 0 : (*current_sched_info->print_insn) (insn, 0));
8560 : :
8561 : : /* Remove all dependencies of the INSN. */
8562 : 0 : {
8563 : 0 : sd_it = sd_iterator_start (insn, (SD_LIST_FORW
8564 : : | SD_LIST_BACK
8565 : : | SD_LIST_RES_BACK));
8566 : 0 : while (sd_iterator_cond (&sd_it, &dep))
8567 : 0 : sd_delete_dep (sd_it);
8568 : : }
8569 : :
8570 : : /* If former check (INSN) already was moved to the ready (or queue)
8571 : : list, add new check (CHECK) there too. */
8572 : 0 : if (QUEUE_INDEX (insn) != QUEUE_NOWHERE)
8573 : 0 : try_ready (check);
8574 : :
8575 : : /* Remove old check from instruction stream and free its
8576 : : data. */
8577 : 0 : sched_remove_insn (insn);
8578 : : }
8579 : :
8580 : 0 : init_dep (new_dep, check, twin, REG_DEP_ANTI);
8581 : 0 : sd_add_dep (new_dep, false);
8582 : : }
8583 : : else
8584 : : {
8585 : 0 : init_dep_1 (new_dep, insn, check, REG_DEP_TRUE, DEP_TRUE | DEP_OUTPUT);
8586 : 0 : sd_add_dep (new_dep, false);
8587 : : }
8588 : :
8589 : 0 : if (!mutate_p)
8590 : : /* Fix priorities. If MUTATE_P is nonzero, this is not necessary,
8591 : : because it'll be done later in add_to_speculative_block. */
8592 : : {
8593 : 0 : auto_vec<rtx_insn *> priorities_roots;
8594 : :
8595 : 0 : clear_priorities (twin, &priorities_roots);
8596 : 0 : calc_priorities (priorities_roots);
8597 : 0 : }
8598 : 0 : }
8599 : :
8600 : : /* Removes dependency between instructions in the recovery block REC
8601 : : and usual region instructions. It keeps inner dependences so it
8602 : : won't be necessary to recompute them. */
8603 : : static void
8604 : 0 : fix_recovery_deps (basic_block rec)
8605 : : {
8606 : 0 : rtx_insn *note, *insn, *jump;
8607 : 0 : auto_vec<rtx_insn *, 10> ready_list;
8608 : 0 : auto_bitmap in_ready;
8609 : :
8610 : : /* NOTE - a basic block note. */
8611 : 0 : note = NEXT_INSN (BB_HEAD (rec));
8612 : 0 : gcc_assert (NOTE_INSN_BASIC_BLOCK_P (note));
8613 : 0 : insn = BB_END (rec);
8614 : 0 : gcc_assert (JUMP_P (insn));
8615 : 0 : insn = PREV_INSN (insn);
8616 : :
8617 : 0 : do
8618 : : {
8619 : 0 : sd_iterator_def sd_it;
8620 : 0 : dep_t dep;
8621 : :
8622 : 0 : for (sd_it = sd_iterator_start (insn, SD_LIST_FORW);
8623 : 0 : sd_iterator_cond (&sd_it, &dep);)
8624 : : {
8625 : 0 : rtx_insn *consumer = DEP_CON (dep);
8626 : :
8627 : 0 : if (BLOCK_FOR_INSN (consumer) != rec)
8628 : : {
8629 : 0 : sd_delete_dep (sd_it);
8630 : :
8631 : 0 : if (bitmap_set_bit (in_ready, INSN_LUID (consumer)))
8632 : 0 : ready_list.safe_push (consumer);
8633 : : }
8634 : : else
8635 : : {
8636 : 0 : gcc_assert ((DEP_STATUS (dep) & DEP_TYPES) == DEP_TRUE);
8637 : :
8638 : 0 : sd_iterator_next (&sd_it);
8639 : : }
8640 : : }
8641 : :
8642 : 0 : insn = PREV_INSN (insn);
8643 : : }
8644 : 0 : while (insn != note);
8645 : :
8646 : : /* Try to add instructions to the ready or queue list. */
8647 : 0 : unsigned int i;
8648 : 0 : rtx_insn *temp;
8649 : 0 : FOR_EACH_VEC_ELT_REVERSE (ready_list, i, temp)
8650 : 0 : try_ready (temp);
8651 : :
8652 : : /* Fixing jump's dependences. */
8653 : 0 : insn = BB_HEAD (rec);
8654 : 0 : jump = BB_END (rec);
8655 : :
8656 : 0 : gcc_assert (LABEL_P (insn));
8657 : 0 : insn = NEXT_INSN (insn);
8658 : :
8659 : 0 : gcc_assert (NOTE_INSN_BASIC_BLOCK_P (insn));
8660 : 0 : add_jump_dependencies (insn, jump);
8661 : 0 : }
8662 : :
8663 : : /* Change pattern of INSN to NEW_PAT. Invalidate cached haifa
8664 : : instruction data. */
8665 : : static bool
8666 : 0 : haifa_change_pattern (rtx_insn *insn, rtx new_pat)
8667 : : {
8668 : 0 : int t;
8669 : :
8670 : 0 : t = validate_change (insn, &PATTERN (insn), new_pat, 0);
8671 : 0 : if (!t)
8672 : : return false;
8673 : :
8674 : 0 : update_insn_after_change (insn);
8675 : 0 : return true;
8676 : : }
8677 : :
8678 : : /* -1 - can't speculate,
8679 : : 0 - for speculation with REQUEST mode it is OK to use
8680 : : current instruction pattern,
8681 : : 1 - need to change pattern for *NEW_PAT to be speculative. */
8682 : : int
8683 : 0 : sched_speculate_insn (rtx_insn *insn, ds_t request, rtx *new_pat)
8684 : : {
8685 : 0 : gcc_assert (current_sched_info->flags & DO_SPECULATION
8686 : : && (request & SPECULATIVE)
8687 : : && sched_insn_is_legitimate_for_speculation_p (insn, request));
8688 : :
8689 : 0 : if ((request & spec_info->mask) != request)
8690 : : return -1;
8691 : :
8692 : 0 : if (request & BE_IN_SPEC
8693 : 0 : && !(request & BEGIN_SPEC))
8694 : : return 0;
8695 : :
8696 : 0 : return targetm.sched.speculate_insn (insn, request, new_pat);
8697 : : }
8698 : :
8699 : : static int
8700 : 0 : haifa_speculate_insn (rtx_insn *insn, ds_t request, rtx *new_pat)
8701 : : {
8702 : 0 : gcc_assert (sched_deps_info->generate_spec_deps
8703 : : && !IS_SPECULATION_CHECK_P (insn));
8704 : :
8705 : 0 : if (HAS_INTERNAL_DEP (insn)
8706 : 0 : || SCHED_GROUP_P (insn))
8707 : : return -1;
8708 : :
8709 : 0 : return sched_speculate_insn (insn, request, new_pat);
8710 : : }
8711 : :
8712 : : /* Print some information about block BB, which starts with HEAD and
8713 : : ends with TAIL, before scheduling it.
8714 : : I is zero, if scheduler is about to start with the fresh ebb. */
8715 : : static void
8716 : 188 : dump_new_block_header (int i, basic_block bb, rtx_insn *head, rtx_insn *tail)
8717 : : {
8718 : 188 : if (!i)
8719 : 186 : fprintf (sched_dump,
8720 : : ";; ======================================================\n");
8721 : : else
8722 : 2 : fprintf (sched_dump,
8723 : : ";; =====================ADVANCING TO=====================\n");
8724 : 188 : fprintf (sched_dump,
8725 : : ";; -- basic block %d from %d to %d -- %s reload\n",
8726 : 188 : bb->index, INSN_UID (head), INSN_UID (tail),
8727 : 188 : (reload_completed ? "after" : "before"));
8728 : 188 : fprintf (sched_dump,
8729 : : ";; ======================================================\n");
8730 : 188 : fprintf (sched_dump, "\n");
8731 : 188 : }
8732 : :
8733 : : /* Unlink basic block notes and labels and saves them, so they
8734 : : can be easily restored. We unlink basic block notes in EBB to
8735 : : provide back-compatibility with the previous code, as target backends
8736 : : assume, that there'll be only instructions between
8737 : : current_sched_info->{head and tail}. We restore these notes as soon
8738 : : as we can.
8739 : : FIRST (LAST) is the first (last) basic block in the ebb.
8740 : : NB: In usual case (FIRST == LAST) nothing is really done. */
8741 : : void
8742 : 9490677 : unlink_bb_notes (basic_block first, basic_block last)
8743 : : {
8744 : : /* We DON'T unlink basic block notes of the first block in the ebb. */
8745 : 9490677 : if (first == last)
8746 : : return;
8747 : :
8748 : 14 : bb_header = XNEWVEC (rtx_insn *, last_basic_block_for_fn (cfun));
8749 : :
8750 : : /* Make a sentinel. */
8751 : 14 : if (last->next_bb != EXIT_BLOCK_PTR_FOR_FN (cfun))
8752 : 14 : bb_header[last->next_bb->index] = 0;
8753 : :
8754 : 14 : first = first->next_bb;
8755 : 84 : do
8756 : : {
8757 : 49 : rtx_insn *prev, *label, *note, *next;
8758 : :
8759 : 49 : label = BB_HEAD (last);
8760 : 49 : if (LABEL_P (label))
8761 : 0 : note = NEXT_INSN (label);
8762 : : else
8763 : : note = label;
8764 : 49 : gcc_assert (NOTE_INSN_BASIC_BLOCK_P (note));
8765 : :
8766 : 49 : prev = PREV_INSN (label);
8767 : 49 : next = NEXT_INSN (note);
8768 : 49 : gcc_assert (prev && next);
8769 : :
8770 : 49 : SET_NEXT_INSN (prev) = next;
8771 : 49 : SET_PREV_INSN (next) = prev;
8772 : :
8773 : 49 : bb_header[last->index] = label;
8774 : :
8775 : 49 : if (last == first)
8776 : : break;
8777 : :
8778 : 35 : last = last->prev_bb;
8779 : 35 : }
8780 : : while (1);
8781 : : }
8782 : :
8783 : : /* Restore basic block notes.
8784 : : FIRST is the first basic block in the ebb. */
8785 : : static void
8786 : 9490677 : restore_bb_notes (basic_block first)
8787 : : {
8788 : 9490677 : if (!bb_header)
8789 : : return;
8790 : :
8791 : : /* We DON'T unlink basic block notes of the first block in the ebb. */
8792 : 14 : first = first->next_bb;
8793 : : /* Remember: FIRST is actually a second basic block in the ebb. */
8794 : :
8795 : 14 : while (first != EXIT_BLOCK_PTR_FOR_FN (cfun)
8796 : 63 : && bb_header[first->index])
8797 : : {
8798 : 49 : rtx_insn *prev, *label, *note, *next;
8799 : :
8800 : 49 : label = bb_header[first->index];
8801 : 49 : prev = PREV_INSN (label);
8802 : 49 : next = NEXT_INSN (prev);
8803 : :
8804 : 49 : if (LABEL_P (label))
8805 : 0 : note = NEXT_INSN (label);
8806 : : else
8807 : : note = label;
8808 : 49 : gcc_assert (NOTE_INSN_BASIC_BLOCK_P (note));
8809 : :
8810 : 49 : bb_header[first->index] = 0;
8811 : :
8812 : 49 : SET_NEXT_INSN (prev) = label;
8813 : 49 : SET_NEXT_INSN (note) = next;
8814 : 49 : SET_PREV_INSN (next) = note;
8815 : :
8816 : 49 : first = first->next_bb;
8817 : : }
8818 : :
8819 : 14 : free (bb_header);
8820 : 14 : bb_header = 0;
8821 : : }
8822 : :
8823 : : /* Helper function.
8824 : : Fix CFG after both in- and inter-block movement of
8825 : : control_flow_insn_p JUMP. */
8826 : : static void
8827 : 1 : fix_jump_move (rtx_insn *jump)
8828 : : {
8829 : 1 : basic_block bb, jump_bb, jump_bb_next;
8830 : :
8831 : 1 : bb = BLOCK_FOR_INSN (PREV_INSN (jump));
8832 : 1 : jump_bb = BLOCK_FOR_INSN (jump);
8833 : 1 : jump_bb_next = jump_bb->next_bb;
8834 : :
8835 : 1 : gcc_assert (common_sched_info->sched_pass_id == SCHED_EBB_PASS
8836 : : || IS_SPECULATION_BRANCHY_CHECK_P (jump));
8837 : :
8838 : 1 : if (!NOTE_INSN_BASIC_BLOCK_P (BB_END (jump_bb_next)))
8839 : : /* if jump_bb_next is not empty. */
8840 : 0 : BB_END (jump_bb) = BB_END (jump_bb_next);
8841 : :
8842 : 1 : if (BB_END (bb) != PREV_INSN (jump))
8843 : : /* Then there are instruction after jump that should be placed
8844 : : to jump_bb_next. */
8845 : 1 : BB_END (jump_bb_next) = BB_END (bb);
8846 : : else
8847 : : /* Otherwise jump_bb_next is empty. */
8848 : 0 : BB_END (jump_bb_next) = NEXT_INSN (BB_HEAD (jump_bb_next));
8849 : :
8850 : : /* To make assertion in move_insn happy. */
8851 : 1 : BB_END (bb) = PREV_INSN (jump);
8852 : :
8853 : 1 : update_bb_for_insn (jump_bb_next);
8854 : 1 : }
8855 : :
8856 : : /* Fix CFG after interblock movement of control_flow_insn_p JUMP. */
8857 : : static void
8858 : 0 : move_block_after_check (rtx_insn *jump)
8859 : : {
8860 : 0 : basic_block bb, jump_bb, jump_bb_next;
8861 : 0 : vec<edge, va_gc> *t;
8862 : :
8863 : 0 : bb = BLOCK_FOR_INSN (PREV_INSN (jump));
8864 : 0 : jump_bb = BLOCK_FOR_INSN (jump);
8865 : 0 : jump_bb_next = jump_bb->next_bb;
8866 : :
8867 : 0 : update_bb_for_insn (jump_bb);
8868 : :
8869 : 0 : gcc_assert (IS_SPECULATION_CHECK_P (jump)
8870 : : || IS_SPECULATION_CHECK_P (BB_END (jump_bb_next)));
8871 : :
8872 : 0 : unlink_block (jump_bb_next);
8873 : 0 : link_block (jump_bb_next, bb);
8874 : :
8875 : 0 : t = bb->succs;
8876 : 0 : bb->succs = 0;
8877 : 0 : move_succs (&(jump_bb->succs), bb);
8878 : 0 : move_succs (&(jump_bb_next->succs), jump_bb);
8879 : 0 : move_succs (&t, jump_bb_next);
8880 : :
8881 : 0 : df_mark_solutions_dirty ();
8882 : :
8883 : 0 : common_sched_info->fix_recovery_cfg
8884 : 0 : (bb->index, jump_bb->index, jump_bb_next->index);
8885 : 0 : }
8886 : :
8887 : : /* Helper function for move_block_after_check.
8888 : : This functions attaches edge vector pointed to by SUCCSP to
8889 : : block TO. */
8890 : : static void
8891 : 0 : move_succs (vec<edge, va_gc> **succsp, basic_block to)
8892 : : {
8893 : 0 : edge e;
8894 : 0 : edge_iterator ei;
8895 : :
8896 : 0 : gcc_assert (to->succs == 0);
8897 : :
8898 : 0 : to->succs = *succsp;
8899 : :
8900 : 0 : FOR_EACH_EDGE (e, ei, to->succs)
8901 : 0 : e->src = to;
8902 : :
8903 : 0 : *succsp = 0;
8904 : 0 : }
8905 : :
8906 : : /* Remove INSN from the instruction stream.
8907 : : INSN should have any dependencies. */
8908 : : static void
8909 : 0 : sched_remove_insn (rtx_insn *insn)
8910 : : {
8911 : 0 : sd_finish_insn (insn);
8912 : :
8913 : 0 : change_queue_index (insn, QUEUE_NOWHERE);
8914 : 0 : current_sched_info->add_remove_insn (insn, 1);
8915 : 0 : delete_insn (insn);
8916 : 0 : }
8917 : :
8918 : : /* Clear priorities of all instructions, that are forward dependent on INSN.
8919 : : Store in vector pointed to by ROOTS_PTR insns on which priority () should
8920 : : be invoked to initialize all cleared priorities. */
8921 : : static void
8922 : 0 : clear_priorities (rtx_insn *insn, rtx_vec_t *roots_ptr)
8923 : : {
8924 : 0 : sd_iterator_def sd_it;
8925 : 0 : dep_t dep;
8926 : 0 : bool insn_is_root_p = true;
8927 : :
8928 : 0 : gcc_assert (QUEUE_INDEX (insn) != QUEUE_SCHEDULED);
8929 : :
8930 : 0 : FOR_EACH_DEP (insn, SD_LIST_BACK, sd_it, dep)
8931 : : {
8932 : 0 : rtx_insn *pro = DEP_PRO (dep);
8933 : :
8934 : 0 : if (INSN_PRIORITY_STATUS (pro) >= 0
8935 : 0 : && QUEUE_INDEX (insn) != QUEUE_SCHEDULED)
8936 : : {
8937 : : /* If DEP doesn't contribute to priority then INSN itself should
8938 : : be added to priority roots. */
8939 : 0 : if (contributes_to_priority_p (dep))
8940 : 0 : insn_is_root_p = false;
8941 : :
8942 : 0 : INSN_PRIORITY_STATUS (pro) = -1;
8943 : 0 : clear_priorities (pro, roots_ptr);
8944 : : }
8945 : : }
8946 : :
8947 : 0 : if (insn_is_root_p)
8948 : 0 : roots_ptr->safe_push (insn);
8949 : 0 : }
8950 : :
8951 : : /* Recompute priorities of instructions, whose priorities might have been
8952 : : changed. ROOTS is a vector of instructions whose priority computation will
8953 : : trigger initialization of all cleared priorities. */
8954 : : static void
8955 : 0 : calc_priorities (const rtx_vec_t &roots)
8956 : : {
8957 : 0 : int i;
8958 : 0 : rtx_insn *insn;
8959 : :
8960 : 0 : FOR_EACH_VEC_ELT (roots, i, insn)
8961 : 0 : priority (insn);
8962 : 0 : }
8963 : :
8964 : :
8965 : : /* Add dependences between JUMP and other instructions in the recovery
8966 : : block. INSN is the first insn the recovery block. */
8967 : : static void
8968 : 0 : add_jump_dependencies (rtx_insn *insn, rtx_insn *jump)
8969 : : {
8970 : 0 : do
8971 : : {
8972 : 0 : insn = NEXT_INSN (insn);
8973 : 0 : if (insn == jump)
8974 : : break;
8975 : :
8976 : 0 : if (dep_list_size (insn, SD_LIST_FORW) == 0)
8977 : : {
8978 : 0 : dep_def _new_dep, *new_dep = &_new_dep;
8979 : :
8980 : 0 : init_dep (new_dep, insn, jump, REG_DEP_ANTI);
8981 : 0 : sd_add_dep (new_dep, false);
8982 : : }
8983 : : }
8984 : : while (1);
8985 : :
8986 : 0 : gcc_assert (!sd_lists_empty_p (jump, SD_LIST_BACK));
8987 : 0 : }
8988 : :
8989 : : /* Extend data structures for logical insn UID. */
8990 : : void
8991 : 926747 : sched_extend_luids (void)
8992 : : {
8993 : 926747 : int new_luids_max_uid = get_max_uid () + 1;
8994 : :
8995 : 926747 : sched_luids.safe_grow_cleared (new_luids_max_uid, true);
8996 : 926747 : }
8997 : :
8998 : : /* Initialize LUID for INSN. */
8999 : : void
9000 : 118205420 : sched_init_insn_luid (rtx_insn *insn)
9001 : : {
9002 : 118205420 : int i = INSN_P (insn) ? 1 : common_sched_info->luid_for_non_insn (insn);
9003 : 22065658 : int luid;
9004 : :
9005 : 22065658 : if (i >= 0)
9006 : : {
9007 : 118203840 : luid = sched_max_luid;
9008 : 118203840 : sched_max_luid += i;
9009 : : }
9010 : : else
9011 : : luid = -1;
9012 : :
9013 : 118205420 : SET_INSN_LUID (insn, luid);
9014 : 118205420 : }
9015 : :
9016 : : /* Initialize luids for BBS.
9017 : : The hook common_sched_info->luid_for_non_insn () is used to determine
9018 : : if notes, labels, etc. need luids. */
9019 : : void
9020 : 925027 : sched_init_luids (const bb_vec_t &bbs)
9021 : : {
9022 : 925027 : int i;
9023 : 925027 : basic_block bb;
9024 : :
9025 : 925027 : sched_extend_luids ();
9026 : 10432920 : FOR_EACH_VEC_ELT (bbs, i, bb)
9027 : : {
9028 : 9507893 : rtx_insn *insn;
9029 : :
9030 : 127712168 : FOR_BB_INSNS (bb, insn)
9031 : 118204275 : sched_init_insn_luid (insn);
9032 : : }
9033 : 925027 : }
9034 : :
9035 : : /* Free LUIDs. */
9036 : : void
9037 : 925027 : sched_finish_luids (void)
9038 : : {
9039 : 925027 : sched_luids.release ();
9040 : 925027 : sched_max_luid = 1;
9041 : 925027 : }
9042 : :
9043 : : /* Return logical uid of INSN. Helpful while debugging. */
9044 : : int
9045 : 0 : insn_luid (rtx_insn *insn)
9046 : : {
9047 : 0 : return INSN_LUID (insn);
9048 : : }
9049 : :
9050 : : /* Extend per insn data in the target. */
9051 : : void
9052 : 1852392 : sched_extend_target (void)
9053 : : {
9054 : 1852392 : if (targetm.sched.h_i_d_extended)
9055 : 0 : targetm.sched.h_i_d_extended ();
9056 : 1852392 : }
9057 : :
9058 : : /* Extend global scheduler structures (those, that live across calls to
9059 : : schedule_block) to include information about just emitted INSN. */
9060 : : static void
9061 : 925027 : extend_h_i_d (void)
9062 : : {
9063 : 925027 : int reserve = (get_max_uid () + 1 - h_i_d.length ());
9064 : 925027 : if (reserve > 0
9065 : 1849398 : && ! h_i_d.space (reserve))
9066 : : {
9067 : 924371 : h_i_d.safe_grow_cleared (3U * get_max_uid () / 2, true);
9068 : 924371 : sched_extend_target ();
9069 : : }
9070 : 925027 : }
9071 : :
9072 : : /* Initialize h_i_d entry of the INSN with default values.
9073 : : Values, that are not explicitly initialized here, hold zero. */
9074 : : static void
9075 : 118204275 : init_h_i_d (rtx_insn *insn)
9076 : : {
9077 : 118204275 : if (INSN_LUID (insn) > 0)
9078 : : {
9079 : 118202695 : INSN_COST (insn) = -1;
9080 : 118202695 : QUEUE_INDEX (insn) = QUEUE_NOWHERE;
9081 : 118202695 : INSN_TICK (insn) = INVALID_TICK;
9082 : 118202695 : INSN_EXACT_TICK (insn) = INVALID_TICK;
9083 : 118202695 : INTER_TICK (insn) = INVALID_TICK;
9084 : 118202695 : TODO_SPEC (insn) = HARD_DEP;
9085 : 118202695 : INSN_AUTOPREF_MULTIPASS_DATA (insn)[0].status
9086 : 118202695 : = AUTOPREF_MULTIPASS_DATA_UNINITIALIZED;
9087 : 118202695 : INSN_AUTOPREF_MULTIPASS_DATA (insn)[1].status
9088 : 118202695 : = AUTOPREF_MULTIPASS_DATA_UNINITIALIZED;
9089 : : }
9090 : 118204275 : }
9091 : :
9092 : : /* Initialize haifa_insn_data for BBS. */
9093 : : void
9094 : 925027 : haifa_init_h_i_d (const bb_vec_t &bbs)
9095 : : {
9096 : 925027 : int i;
9097 : 925027 : basic_block bb;
9098 : :
9099 : 925027 : extend_h_i_d ();
9100 : 10432920 : FOR_EACH_VEC_ELT (bbs, i, bb)
9101 : : {
9102 : 9507893 : rtx_insn *insn;
9103 : :
9104 : 127712168 : FOR_BB_INSNS (bb, insn)
9105 : 118204275 : init_h_i_d (insn);
9106 : : }
9107 : 925027 : }
9108 : :
9109 : : /* Finalize haifa_insn_data. */
9110 : : void
9111 : 924376 : haifa_finish_h_i_d (void)
9112 : : {
9113 : 924376 : int i;
9114 : 924376 : haifa_insn_data_t data;
9115 : 924376 : reg_use_data *use, *next_use;
9116 : 924376 : reg_set_data *set, *next_set;
9117 : :
9118 : 283235759 : FOR_EACH_VEC_ELT (h_i_d, i, data)
9119 : : {
9120 : 282311383 : free (data->max_reg_pressure);
9121 : 282311383 : free (data->reg_pressure);
9122 : 282314156 : for (use = data->reg_use_list; use != NULL; use = next_use)
9123 : : {
9124 : 2773 : next_use = use->next_insn_use;
9125 : 2773 : free (use);
9126 : : }
9127 : 282314002 : for (set = data->reg_set_list; set != NULL; set = next_set)
9128 : : {
9129 : 2619 : next_set = set->next_insn_set;
9130 : 2619 : free (set);
9131 : : }
9132 : :
9133 : : }
9134 : 924376 : h_i_d.release ();
9135 : 924376 : }
9136 : :
9137 : : /* Init data for the new insn INSN. */
9138 : : static void
9139 : 0 : haifa_init_insn (rtx_insn *insn)
9140 : : {
9141 : 0 : gcc_assert (insn != NULL);
9142 : :
9143 : 0 : sched_extend_luids ();
9144 : 0 : sched_init_insn_luid (insn);
9145 : 0 : sched_extend_target ();
9146 : 0 : sched_deps_init (false);
9147 : 0 : extend_h_i_d ();
9148 : 0 : init_h_i_d (insn);
9149 : :
9150 : 0 : if (adding_bb_to_current_region_p)
9151 : : {
9152 : 0 : sd_init_insn (insn);
9153 : :
9154 : : /* Extend dependency caches by one element. */
9155 : 0 : extend_dependency_caches (1, false);
9156 : : }
9157 : 0 : if (sched_pressure != SCHED_PRESSURE_NONE)
9158 : 0 : init_insn_reg_pressure_info (insn);
9159 : 0 : }
9160 : :
9161 : : /* Init data for the new basic block BB which comes after AFTER. */
9162 : : static void
9163 : 1 : haifa_init_only_bb (basic_block bb, basic_block after)
9164 : : {
9165 : 1 : gcc_assert (bb != NULL);
9166 : :
9167 : 1 : sched_init_bbs ();
9168 : :
9169 : 1 : if (common_sched_info->add_block)
9170 : : /* This changes only data structures of the front-end. */
9171 : 1 : common_sched_info->add_block (bb, after);
9172 : 1 : }
9173 : :
9174 : : /* A generic version of sched_split_block (). */
9175 : : basic_block
9176 : 51 : sched_split_block_1 (basic_block first_bb, rtx after)
9177 : : {
9178 : 51 : edge e;
9179 : :
9180 : 51 : e = split_block (first_bb, after);
9181 : 51 : gcc_assert (e->src == first_bb);
9182 : :
9183 : : /* sched_split_block emits note if *check == BB_END. Probably it
9184 : : is better to rip that note off. */
9185 : :
9186 : 51 : return e->dest;
9187 : : }
9188 : :
9189 : : /* A generic version of sched_create_empty_bb (). */
9190 : : basic_block
9191 : 0 : sched_create_empty_bb_1 (basic_block after)
9192 : : {
9193 : 0 : return create_empty_bb (after);
9194 : : }
9195 : :
9196 : : /* Insert PAT as an INSN into the schedule and update the necessary data
9197 : : structures to account for it. */
9198 : : rtx_insn *
9199 : 0 : sched_emit_insn (rtx pat)
9200 : : {
9201 : 0 : rtx_insn *insn = emit_insn_before (pat, first_nonscheduled_insn ());
9202 : 0 : haifa_init_insn (insn);
9203 : :
9204 : 0 : if (current_sched_info->add_remove_insn)
9205 : 0 : current_sched_info->add_remove_insn (insn, 0);
9206 : :
9207 : 0 : (*current_sched_info->begin_schedule_ready) (insn);
9208 : 0 : scheduled_insns.safe_push (insn);
9209 : :
9210 : 0 : last_scheduled_insn = insn;
9211 : 0 : return insn;
9212 : : }
9213 : :
9214 : : /* This function returns a candidate satisfying dispatch constraints from
9215 : : the ready list. */
9216 : :
9217 : : static rtx_insn *
9218 : 16 : ready_remove_first_dispatch (struct ready_list *ready)
9219 : : {
9220 : 16 : int i;
9221 : 16 : rtx_insn *insn = ready_element (ready, 0);
9222 : :
9223 : 16 : if (ready->n_ready == 1
9224 : 0 : || !INSN_P (insn)
9225 : 0 : || INSN_CODE (insn) < 0
9226 : 0 : || !active_insn_p (insn)
9227 : 16 : || targetm.sched.dispatch (insn, FITS_DISPATCH_WINDOW))
9228 : 16 : return ready_remove_first (ready);
9229 : :
9230 : 0 : for (i = 1; i < ready->n_ready; i++)
9231 : : {
9232 : 0 : insn = ready_element (ready, i);
9233 : :
9234 : 0 : if (!INSN_P (insn)
9235 : 0 : || INSN_CODE (insn) < 0
9236 : 0 : || !active_insn_p (insn))
9237 : 0 : continue;
9238 : :
9239 : 0 : if (targetm.sched.dispatch (insn, FITS_DISPATCH_WINDOW))
9240 : : {
9241 : : /* Return ith element of ready. */
9242 : 0 : insn = ready_remove (ready, i);
9243 : 0 : return insn;
9244 : : }
9245 : : }
9246 : :
9247 : 0 : if (targetm.sched.dispatch (NULL, DISPATCH_VIOLATION))
9248 : 0 : return ready_remove_first (ready);
9249 : :
9250 : 0 : for (i = 1; i < ready->n_ready; i++)
9251 : : {
9252 : 0 : insn = ready_element (ready, i);
9253 : :
9254 : 0 : if (!INSN_P (insn)
9255 : 0 : || INSN_CODE (insn) < 0
9256 : 0 : || !active_insn_p (insn))
9257 : 0 : continue;
9258 : :
9259 : : /* Return i-th element of ready. */
9260 : 0 : if (targetm.sched.dispatch (insn, IS_CMP))
9261 : 0 : return ready_remove (ready, i);
9262 : : }
9263 : :
9264 : 0 : return ready_remove_first (ready);
9265 : : }
9266 : :
9267 : : /* Get number of ready insn in the ready list. */
9268 : :
9269 : : int
9270 : 0 : number_in_ready (void)
9271 : : {
9272 : 0 : return ready.n_ready;
9273 : : }
9274 : :
9275 : : /* Get number of ready's in the ready list. */
9276 : :
9277 : : rtx_insn *
9278 : 238786938 : get_ready_element (int i)
9279 : : {
9280 : 238786938 : return ready_element (&ready, i);
9281 : : }
9282 : :
9283 : : #endif /* INSN_SCHEDULING */
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